Lynnlc2020-CSDN博客

原创 SV学习—interface的使用与优缺点分析

文章目录前言一、verilog中的端口二、SV的接口 1.使用实例 2.端口与接口的优缺点分析总结前言本系列为SV学习的参考系列，有不足之处欢迎大家批评指正，一起交流一、verilog的端口 verilog中的端口使用主要在连接RTL设计的不同模块或者将testbench和RTL之间互相连接，使用的方式为端对端，同时使用之前需要例化，使用时需注意：端口列表中的所有端口必须在模块中进行声明，verilog中的端口具有以下三种了类型：input...

2021-10-20 10:55:01 1704

转载 python安装官方库，第三方库方法总结，含下载地址与详细步骤

作者：LP帅气的昵称链接：http://www.jianshu.com/p/52eb3df32222來源：简书著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。http://www.jianshu.com/p/52eb3df32222一、Python下载：Download Python | Python.org二、Python模块下载：http://www.lfd.uci.edu/~gohlke/pythonlibs/#pymssql（日常常用包都有） ...

2021-09-20 09:18:04 9786

原创 python下元组，列表，字典的合并操作合集详解

元组，列表，字典是python里重要的数据结构，将两者合并的方法有很多，在这里做一个简单的总结，希望可以对初学者有帮助。话不多说，首先是元组，合并方法有加号和zip：这两种方法的合并结果差异是巨大的，代码如下：结果如下：zip的合并是将相同index的元素配对组成新的元组，+的合并是把第二个元组插入第一个元组的后面构成新元组。列表的合并方法和元组是一致的，也是+和zip，结果也是一致，代码如下：字典的合并方法是update，合并的字典就是两个字典连接在一起，...

2021-09-17 14:45:47 3303 1

原创 LINUX服务器离线系统下手动安装python库pandas，numpy的安装

有时候我们需要到linux服务器安装python库，但是直接pip install numpy有时候不行，因为有些服务器是不联网的，所以没办法直接通过这个方法安装，此时就需要在linux上手动安装这些库，本文就此提供一个有效的办法：1.首先确认linux系统中python版本如果系统无法确认则需要先安装python2.确认pip是否安装3.确认目前pip安装了哪些库从上面看我们已经装好了numpy，pandas等，但是如果没有安装的话，是不会显示的...

2021-09-09 14:09:08 5946 3

转载关于电路的竞争与冒险问题详解

产生原因数字电路中，信号传输与状态变换时都会有一定的延时。在组合逻辑电路中，不同路径的输入信号变化传输到同一点门级电路时，在时间上有先有后，这种先后所形成的时间差称为竞争（Competition）。由于竞争的存在，输出信号需要经过一段时间才能达到期望状态，过渡时间内可能产生瞬间的错误输出，例如尖峰脉冲。这种现象被称为冒险（Hazard）。竞争不一定有冒险，但冒险一定会有竞争。例如，对于给定逻辑 F = A & A'，电路如左下图所示。由于反相器电路的存在，信号 A' 传

2021-09-07 09:40:25 6031

原创 python正则表达式中匹配次数、贪心问题详解：+ ？*

python中正则表达式中的匹配次数问题网上有很多解释，最多的就是*匹配0或者无数次，+匹配1次或无数次，？匹配0次或者1次。可是虽然这个文字描述很简单，但是真正用起来的时候大家有没有发觉还是需要谨慎使用才能发挥出这个匹配次数的真正功能，下面举几个简单例子参考：首先是一个很简单的匹配：大家觉得这个输出结果是多少，其实这个结果大家应该都能猜出来：结果是0bcd，但是我们把匹配次数加进去看看会有什么效果：匹配符为+的时候，输出的结果和没有加是一样的，因为+的匹配规则是1次或者多次..

2021-09-02 14:25:21 3754 3

转载 verilo可综合与不可综合的区别

Verilog 主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合成电路，如系统任务 $dsiplay, initial 语句等。所以使用 Verilog 设计数字电路时，一定要注意电路的可综合性。testbench 可以随心所欲，只要能构造出需要的仿真激励条件即可。可综合与不可综合结构所有综合工具都支持的结构结构类型关键字描述端口信号 inout，input，ou

2021-07-08 15:31:11 1920

原创 verilog测试函数语法大全

erilog 测试波形的生成值序列线性产生值序列 eg：循环产生值序列 eg:每隔50时间单位输出一次随机的256以内的数字，同时循环256次，循环结束之后延迟200时间单位结束数组产生值序列 eg：首先需要实现数组列表数据的初始化，然后将数组列表中存储的数据对外输出文件导入产生值序列时钟的建立 timescale时间尺度 ‘timescale 1ns/10ps (时间单位，...

2021-07-06 19:21:44 1033

原创 verilog中函数function和任务task的区别

任务（task）：用task和endtask进行声明，可以有input，output，inout参数结果通过被调用的任务的输出或者总线端送出可以有多个类型的变量模块内可以包含时序控制，时间控制结构可以调用其它任务或者函数任务的输入输出是用来传入传出变量的，而模块端口是连接可能存在两次同时调用任务的可能，用automatic可以自动分配地址eg:module mult (clk,a,b,out,delay); input clk; （输入输出）...

2021-07-06 15:12:24 629

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