xtensa架构（指令篇）学习（十一）--内存顺序指令

目录

一 内存顺序指令

二 内存顺序指令详述

指令格式

指令实例

注意事项

三 FAQ

FAQ1：如果不用MEMW指令， 写入设备寄存器的操作可能发生在读取寄存器之后吗？ 即使代码中写入在读取之前？

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一 内存顺序指令

Xtensa实现可以在任何顺序执行普通加载和存储操作，只要加载返回最后（如程序执行顺序所定义）单个处理器和简单内存中每个负载地址字节的最后一个值。这种灵活性是适当的，因为大多数内存访问只需要这些语义，并且一些实现可能能够通过利用非程序顺序内存访问来显著更快地执行程序。尽管许多实现采用更严格的排序，但Xtensa ISA仅要求实现遵循一种简化版本的发布一致性模型[的内存访问顺序。

然而，有些加载和存储指令不仅用于读取和写入存储，还会影响系统其他部分（例如，另一个处理器或I/O设备）的一些副作用。必须在程序顺序中执行此类位置的加载和存储。因此，Xtensa ISA提供了一个指令，可以用来给定程序顺序中的加载和存储内存访问顺序。

MEMW指令导致所有内存和缓存访问（加载、存储、获取、释放、预取和缓存操作，但不包括指令获取）在其自身之前，在程序顺序中访问内存的所有内存和缓存访问（但不包括指令获取）之后。应在每次加载或存储到volatile变量之间至少执行一次MEMW。多处理器同步选项提供了一些额外的指令，也以更集中的方式影响内存顺序。MEMW的应用范围比这些其他指令更广（例如，在读取和写入设备寄存器时），但它也可能比同步指令影响性能更大。

EXTW指令类似于MEMW，但在程序顺序中将所有外部效果与EXTW之前的指令分开，与EXTW之后的所有外部效果。EXTW是MEMW的超集，它包含程序顺序中的内存访问。

表1显示了核心体系结构中的内存顺序指令。

表1. 内存顺序指令

指令	格式	定义
MEMW	RRR	在内存访问前排序
EXTW	RRR	在所有外部效果前排序

二 内存顺序指令详述

指令格式

• MEMW: 这是一个三操作数指令，格式为 RRR。
• EXTW: 同样也是一个三操作数指令，格式也为 RRR。

指令实例

• MEMW指令的例子可能是：
  • MEMW r0, r1, r2 这条指令表示将r1寄存器的内容作为内存地址，将r2寄存器的内容写入该地址，然后确保在此之后的所有内存访问（包括其他处理器的访问）都能看到这次写入。
• EXTW指令的例子可能是：
  • EXTW r0, r1, r2 这条指令表示将r1寄存器的内容作为内存地址，将r2寄存器的内容写入该地址，然后确保在此之后的所有外部效应（包括I/O设备交互）能看到这次写入。

注意事项

• 使用MEMW和EXTW指令时，应确保它们只应用于需要严格内存访问顺序的地方，否则可能会降低性能。
• 对于MEMW，它主要用于涉及volatile变量的内存访问，因为它确保了在volatile变量的加载或存储操作前后，内存访问都是有序的。
• 对于EXTW，它除了确保内存访问的顺序外，还确保所有外部效应（如I/O设备交互）也是有序的，因此更适合用于复杂的多处理器环境和I/O操作。
• 在编写多处理器程序或涉及I/O设备交互的程序时，应该仔细考虑何时使用这些指令，以确保程序的正确性和效率。

总之，MEMW和EXTW指令是Xtensa架构中用于确保内存访问顺序的重要工具，它们能帮助开发者在复杂环境中保持程序的一致性和正确性。

三 FAQ

FAQ1：如果不用MEMW指令， 写入设备寄存器的操作可能发生在读取寄存器之后吗？ 即使代码中写入在读取之前？

在Xtensa架构中，如果不使用MEMW指令，理论上有可能发生写入设备寄存器的操作发生在读取寄存器之后，即使在代码中写入操作在读取操作之前。这是因为Xtensa架构允许在满足一定条件下灵活地重排内存访问操作，以提高性能。这种灵活性虽然有助于提升性能，但也可能导致在多处理器或多线程环境下出现不可预测的行为，尤其是在涉及共享内存或I/O设备交互的时候。

例如，如果处理器A在写入设备寄存器后立即尝试读取该寄存器以检查任务状态，而此时处理器B恰好也在同一时刻修改了该寄存器，那么处理器A可能读取到的是处理器B修改后的值，而非自己期望的值。这种情况会导致处理器A误判任务状态，产生错误的结果。

为了避免这种情况，Xtensa架构提供了MEMW指令。当使用MEMW指令时，它强制在程序顺序中确保写入设备寄存器的操作在读取操作之前发生，即使编写的代码看起来不是这样的。这样，处理器A就能确保在读取寄存器之前，它的写入操作已经被完成，从而避免了潜在的冲突和不确定性。

所以，为了确保内存访问的正确性和可预测性，特别是在涉及共享内存或I/O设备交互的情况下，使用MEMW指令是非常重要的。