单片机应用电路EMC（电磁兼容）设计概要(2)

4 MCU设计策略和EMC特定特性

在新产品的初始规格阶段，一旦识别出EMC（电磁兼容性）的限制，就会实施专门针对EMC的特性。正是MCU（微控制器单元）的目标应用施加了这些限制。请参阅特定产品的数据手册，以了解下图中描述的这些特性中哪些是嵌入的。

图11  MCU嵌入的硬件固件属性概览

4.1 易感性

4.1.1 电源低电压复位（BOR）

BOR的目的是确保微控制器始终在其安全工作区域内工作（见图13）。在电磁兼容性（EMS）方面，BOR的存在使微控制器更加健壮。它还确保如果任何外部干扰影响电源供应，应用程序可以安全地恢复。
当VDD低于最低工作VDD时，微控制器的行为不再有保证。没有足够的电力来解码/执行指令和/或读取内存。当VDD低于BOR电平时，微控制器进入复位状态（内部复位高），以防止不可预测的行为。
为了避免微控制器重新启动时振荡，存在几个具有滞后特性的电平。当发生BOR时，硬件会设置一个位。这个位被用来恢复应用程序。
低电压复位功能在VDD供电电压低于VIT-参考值时生成一个静态复位。
这意味着它既保护了上电过程，也保护了下电过程，使微控制器保持在复位状态（见图12）。
电压下降的VIT-参考值低于上电时的VIT+参考值，以避免寄生复位。这是微控制器开始运行并在供电上吸取电流时的情况（滞后）。

BOR电路在VDD低于以下值时生成复位：
• 当VDD上升时低于VIT+
• 当VDD下降时低于VIT-
BOR功能在图12中进行了说明。电压阈值可以通过选项字节配置为低、中或高。
如果最低VDD值（为振荡器频率保证的）高于VIT-，则MCU只能处于两种模式之一：
• 完全在软件控制下
• 在静态安全复位中
在这些条件下，应用程序始终确保安全操作，无需外部硬件复位。
在低电压复位期间，NRST引脚被保持在低电平，从而允许MCU复位其他设备。
注意：BOR允许设备在没有任何外部复位电路的情况下使用。
BOR是一个可选功能，可以通过选项字节选择。请参阅产品规格。

图12. 低电压复位与复位的对比

 4.1.2 可编程电压检测器 (PVD)

这个特性和BOR一样，提高了电磁兼容性(EMS)性能。它确保当电源受到外部噪声干扰时，微控制器能够安全地工作。
PVD也有不同的电平（大约比BOR电平高200毫伏），它在由BOR引起的复位之前提供了一个早期警告。当PVD阈值被越过时，会生成一个中断，请求例如一些用户操作或在中断程序中准备应用程序关闭，直到电源供应回到设备的正确电平（参考产品数据手册）。
示例
如果CPU频率在8 MHz到16 MHz之间，最低工作电平是3.5 V。电压检测器功能（PVD）基于模拟比较，比较VIT-和VIT+参考值与VDD主电源。下降电压的VIT-参考值低于上升电压的VIT+参考值，以避免寄生检测（滞后）。
PVD比较器的输出可以通过实时状态位(PVDO)直接被应用程序软件读取。这个位是只读的。
PVD电压阈值相对于通过选项字节配置的选定的BOR阈值（参考相应的产品数据手册）。
如果启用了PVD中断，当电压越过VIT+(PVD)或VIT-(PVD)阈值时，会生成一个中断（PVDO位切换）。
在电压下降的情况下，PVD中断作为一个早期警告，允许软件在BOR复位微控制器之前安全地关闭（见图13）。上升沿的中断用于通知应用程序VDD警告状态已经结束。

如果电压上升时间\( t_{rv} \)小于256或4096个CPU周期（取决于微控制器的复位延迟），则当达到VIT+(PVD)时，不会产生PVD中断。
如果\( t_{rv} \)大于256或4096个周期，那么：
• 如果在达到VIT+(PVD)阈值之前启用了PVD中断，那么会接收到两个PVD中断，第一个是在设置PVDE位时，第二个是在达到阈值时。
• 如果在达到VIT+(PVD)阈值之后启用PVD中断，那么只会发生一个PVD中断。

图13. 使用PVD监测VDD

 4.1.3 I/O特性和属性

集成电路数据手册为用户提供了保守的极限和条件，以防止损坏。
然而，对于硬件系统设计师来说，了解内部故障机制是有用的。最终，通过减少暴露于非法电压和条件的风险，可以降低风险。
不可能分类和预测违反最大额定值和条件可能导致的所有可能的损坏。这是由于在定义故障时涉及的大量变量。这意味着当施加过电压条件时，对设备的影响可能会有显著差异。因此，这取决于批次之间的工艺变化、工作温度、微控制器与其他设备的外部接口。
在以下各节中，提供了背景技术信息，以帮助系统设计师降低对微控制器设备的损坏风险。
静电放电和锁定
CMOS集成电路通常对暴露于高电压静电敏感，这可能会对设备造成永久性损坏。一个典型的故障是薄氧化物的击穿，这会导致高漏电流，有时还会导致短路。

锁定是集成电路中发生的另一种典型现象：不希望的寄生双极结构或硅控整流器（SCR）的导通可能会导致过热并迅速破坏设备。这些非预期结构由P和N区域组成，它们作为寄生双极晶体管的发射极、基极和集电极：井和衬底中的硅体电阻在SCR结构中充当电阻。当施加低于VSS或高于VDD的电压时，SCR可能会导通。当电流水平能够产生跨SCR寄生电阻的电压降时，它也可能关闭。要关闭SCR，需要从设备中移除电源供应。微控制器设计实施了布局和工艺解决方案，以减少静电放电（ESD）和锁定的影响。由于机制的破坏性，不可能测试所有设备。为了保证产品的可靠性，在设备组上进行破坏性测试。这是根据内部质量保证标准和建议进行的（见第3.1.2节 锁定（LU））。
保护接口
微控制器的输入/输出电路设计考虑了ESD和锁定问题。然而，对于微控制器引脚暴露于非法电压和高电流注入的应用程序和系统，强烈建议实施硬件解决方案。这降低了损坏的风险，在这种情况下，低通滤波器和钳位二极管通常足以防止应力条件。
来自系统外部的信号超出范围的电压和电流的风险更大。与内部信号相比，噪声效应或不受控制的尖峰可能以更高的频率发生。值得注意的是，在某些情况下，采用滤波器或其他专用接口电路可能会影响微控制器的整体性能。这引入了不希望的时序延迟，并影响了整个系统的速率。

图14. 数字输入/输出 - 推挽式

内部电路：数字I/O引脚
图14显示了一个微控制器引脚的电路图，该引脚可以作为输入或输出工作。电路实现了一个标准的输入缓冲器和输出缓冲器的推挽配置。当使用输入部分时，可以禁用输出缓冲器。缓冲器本身的MOS晶体管在暴露于非法条件时仍然会影响引脚的行为。实际上，输出缓冲器的P沟道晶体管实现了一个直接二极管到VDD（漏极的P扩散连接到引脚，N阱连接到VDD）。与此同时，输出缓冲器的N沟道实现了一个二极管到VSS。也就是说，P型衬底连接到VSS，漏极的N扩散连接到引脚。在这些二极管并联的同时，实现了专用电路以保护逻辑免受静电放电(ESD)事件的影响。这些是MOS、二极管和输入串联电阻。
这些额外设备最重要的特性是它们在暴露于超限条件下时不能干扰正常工作模式。这避免了对逻辑电路的永久性损坏。
一些I/O引脚可以编程设置为开漏输出。这可以通过简单地写入I/O端口的相应寄存器来完成。这取决于所使用的MCU。输出缓冲器的P沟道门控被禁用。重要的是要强调，从物理上讲，P沟道晶体管仍然存在，因此到VDD的二极管仍然工作。在某些应用中，施加到引脚的电压高于VDD值。这意味着当微控制器电源关闭时，外部线路保持高电平。这个条件通过二极管注入电流，可能会对设备造成永久性损坏。
内部电路：模拟输入引脚
图15显示了用于模拟输入的内部电路。它主要是一个数字I/O，增加了一个模拟多路复用器，用于选择ADC（模拟到数字转换器）的输入通道。
多路复用器的P沟道和N沟道的存在在暴露于非法电压条件时可能影响引脚的行为。这些晶体管由低噪声逻辑控制，通过AVDD和AVSS偏置，包括P沟道N阱。重要的是始终要验证输入电压值。输入值是相对于模拟电源和数字电源的。这一步避免了无意的电流注入，如果不加限制，可能会破坏设备。

 图15. 数字输入/输出 - 推挽输出 - 模拟多路复用器输入

4.2 辐射发射

4.2.1 内部锁相环（PLL）

一些微控制器内置了可编程的PLL时钟发生器，允许使用标准3 MHz至25 MHz的晶体。这允许获得广泛的内部频率（高达几百MHz）。通过这种方式，微控制器可以使用更便宜、中等频率的晶体，同时仍然提供高频率的内部时钟，以实现最大系统性能。高时钟频率源包含在芯片内部，不通过PCB（印刷电路板）走线和外部组件。这减少了应用程序潜在的噪声发射。
使用PLL网络还可以过滤CPU时钟，以防止外部偶尔干扰（毛刺）。

4.2.2 时钟源

低功耗振荡器
振荡器是噪声的主要来源。为了减少这种噪声发射，限制了驱动振荡器的电流。一些微控制器的主时钟由来自多振荡器块（MO）的四种不同源类型生成。这允许设计师轻松选择在成本、性能和噪声发射方面的最优折衷方案。时钟源按从最吵到最安静的顺序列出：
• 一个外部源
• 晶体或陶瓷谐振器振荡器
• 一个内部高频RC振荡器
每个振荡器都针对特定的频率范围进行了功耗优化。它可以通过选项字节进行选择。相关的硬件配置在图16中显示。有关每种情况下的更多详细信息，请参阅数据手册的电气特性部分。 

外部时钟源
在外部时钟模式下，一个具有大约50%占空比的时钟信号（方波、正弦波或三角波）必须驱动OSC_IN或OSC32_OUT引脚，而OSC_OUT相对于OSC32_OUT引脚则连接为：
• 接地
• 未连接
• 或用作标准GPIO
请参阅产品参考手册以获取推荐的配置。
晶体/陶瓷振荡器
这类振荡器在微控制器的主时钟上产生非常精确的频率。在五个不同频率范围的振荡器列表中进行选择，是通过选项字节完成的。这允许减少消耗（有关频率范围的更多详细信息，请参阅微控制器数据手册）。在多振荡器的这种模式下，谐振器和负载电容器必须尽可能靠近振荡器引脚放置，以最小化输出失真和启动稳定时间。负载电容值必须根据所选振荡器进行调整。
在RESET阶段，这些振荡器不会停止，以避免振荡器启动所需的延迟。
内部RC振荡器
内部RC振荡器是成本效益最高的解决方案，缺点是频率精度较低。其频率在低个位数MHz范围内。在这种模式下，两个振荡器引脚用作标准GPIO。它们未连接或接地，有关更多详细信息，请参阅产品文档。工艺变化也带来了批次之间的一些差异（20%至60%）。一些微控制器（请参阅产品规格）嵌入了工艺补偿。这个特性称为“可调内部RC”。在测试操作期间进行的程序分析工艺变化，并相应地校准内部振荡器。这将内部RC精度提高到1%。用户也可以执行此程序。

图16. MCU时钟源 - 硬件配置

多振荡器系统旨在提供灵活性，并允许系统设计师在发射、精度和成本标准之间找到最佳折衷方案。
内部电压调节器（适用于具有低功耗核心的MCU）
内部电压调节器用于从外部电源为某些微控制器核心供电。电压调节器通过两个效应减少由MCU核心引起的EMI（电磁干扰）：
• 降低CPU供电电压
• 将CPU供电与外部MCU供电隔

4.2.3 输出I/O电流限制和边沿时序控制

输出缓冲器嵌入在微控制器中。它们的切换速度受到控制，以避免在切换时产生寄生振荡。MCU设计在噪声和速度之间做出了权衡。 

5 针对基于MCU应用的EMC（电磁兼容性）指南

以下指南来自于在各种应用中获得的经验。

5.1 硬件

主要的噪声接收器和发生器是印刷电路板（PCB）上的走线和接线，特别是那些靠近MCU的走线和接线。因此，预防噪声问题的首要行动涉及PCB布局和电源设计。
一般来说，围绕MCU的组件数量越少，对噪声的免疫力越好。例如，无ROM（只读存储器）解决方案通常比嵌入式存储器电路对噪声更敏感，也是噪声的更大来源。

5.1.1 优化的PCB布局

噪声基本上是通过走线和组件接收和传输的，这些走线和组件一旦被激发，就会像天线一样工作。每个环路和走线都包含寄生电感和电容。这会在电流、电压或电磁通量变化时辐射和吸收能量。
MCU芯片本身由于其尺寸相对于EMI信号的波长（通常是毫米相对于GHz范围内EMI信号的几十厘米）来说很小，因此对EMI具有很高的免疫力和很低的EMI产生。因此，单芯片解决方案具有小环路和短走线，减少了噪声问题。
在PCB层面的初始行动是减少可能的天线数量。连接到MCU的环路和走线，如供电、振荡器和I/O，必须特别注意。振荡器环路必须特别小，因为它在高频下工作（见图17）。
一般而言，减少走线的电感和电容是困难的。实践经验表明，在大多数情况下，电感是首先要最小化的参数。

图17. PCB板振荡器布局示例

 通过减小走线的长度和表面积来减少电感。这是通过将走线环路放置在相同的PCB层上或相互堆叠（见图17）来实现的。由此产生的环路面积较小，电磁场相互抵消。
与电感值和由导线环路定义的面积相关的数量级比率大约为10纳亨/平方厘米（nH/cm²）。低电感走线的典型例子包括同轴电缆、双绞线电缆或具有一个接地层和一个供电层的多层PCB。通过扩大走线或并联多个小电容，也可以减小走线中的电流密度。
在关键情况下，必须尽量减少MCU与PCB之间的距离。这意味着必须尽量减少MCU与其环境之间的环路表面积。为了实现这一点，必须移除MCU封装和PCB之间的任何插座，或者，使用表面贴装技术代替双列直插式封装，将陶瓷MCU封装替换为塑料封装。
注：板上通孔是电感。尽量避免使用它们。如果需要，使用多通孔。

图18. 减少PCB走线环路表面积

注：此测试使用双面PCB进行。绝缘体厚度为1.5毫米：铜厚度为0.13毫米。整个板尺寸为65 x 200毫米。

5.1.2 电源滤波

电源供电给电路的所有部分，因此必须特别注意。供电环路必须解耦，以确保信号电平和电源电流不会相互干扰。这些环路可以通过使用星型接线来分离，其中一个节点被指定为电路的共用节点（见图19）。
解耦电容必须放置在非常靠近MCU供电引脚的地方，以最小化结果环路。
它还应该足够大，以在不显著增加电压的情况下吸收来自MCU的寄生电流，通过输入保护二极管。板的解耦可以使用电解电容器进行（通常为10微法拉到100微法拉），因为这种电容器中使用的介质提供了高体积电容。
然而，这些电容器在高频（通常在10 MHz以上）下表现为电感，而陶瓷或塑料电容器在更高频率下保持电容行为。
对于在高频下运行的临界芯片，必须使用例如0.1微法拉到1微法拉的陶瓷电容作为高频电源解耦。

图19. 电源布局示例

 

5.1.3 地线连接

建议通过尽可能短的路径将所有VSS引脚连接在一起，以减少由于外部干扰引起的电流而在VSS引脚之间产生电压差异的风险，这种电压差异可能会超过设备数据手册中规定的绝对最大额定值，并且减少地回路路径的阻抗。
最佳实践是通过尽可能靠近设备VSS引脚的通孔将VSS线连接到地平面。地平面必须是连续的，没有槽口或孔洞，否则可能会增加地平面阻抗。不建议将模拟地和数字地分开。虽然它可能对从数字到模拟域的噪声分布有可疑的影响，但它总是显示出更差的EMC性能。

5.1.4 I/O配置

数字输入配置，如果引脚悬空，对电路来说是一个潜在的危险。建议在应用程序中不使用的I/O引脚被配置为输出推挽低状态。这增加了EMC的鲁棒性，或者配置为连接到地的模拟输入以减少功耗。

5.1.5 屏蔽

屏蔽有助于减少噪声敏感性和发射。然而，这取决于所选择的屏蔽材料。它必须具有高渗透性或低电阻率，并且其连接必须是稳定的电压源。这包括通过低串联阻抗（低电感或低电阻）的电压源的解耦电容。
如果主要干扰源靠近MCU板，并且被识别为强dV/dt发生器（即变压器或速调管），则噪声主要由静电场携带。噪声发生器和控制板之间的关键耦合是电容性的。一个高导电性的屏蔽，即铜，围绕控制板创建一个法拉第笼，可以显著增加免疫力。
如果最强的干扰源是dI/dt发生器（即继电器），它是电磁场的高来源。因此，屏蔽材料的渗透性，即合金，对于增加板的免疫力至关重要。此外，应尽可能减少屏蔽上的孔的数量和大小，以提高其效率。
在关键情况下，在MCU下方植入地平面，并移除设备和PCB之间的插座，可以减少MCU的噪声敏感性。实际上，这两项行动都导致了MCU、其供电、其I/O和PCB之间环路表面积的减少。

5.1.6 I/O绑定耦合

在某些应用案例中，当ESD（静电放电）击中引脚PA3时，那么相邻的引脚PA2和PA4可能会受到转移到电流的电压尖峰的影响。

图20. UFQFPN48封装示例：顶视图

 由于封装技术，芯片垫与封装引脚通过线键合连接，这会在相邻引脚之间产生小的电容/电感耦合。
一旦发生ESD放电，放电能量不仅通过单个引脚传递，还由于耦合作用传递到相邻引脚。
这可能会引起瞬态状态，其中供电或地引脚之间的电压变化高于绝对最大额定值（请参阅产品数据手册）。最终结果可能是MCU产品外设的操作可能会被改变。
重要的是要验证ESD放电发生后应用程序的功能。如果出现任何问题，我们强烈建议改进已识别的入口点引脚PA3上的ESD保护。这减少了ESD耦合能量，并确保了良好的应用程序操作。

5.1.7 高速信号走线

微控制器基础应用的EMC弱点可能还源于高速数字I/O和通信接口，如xSPI、I²C、外部存储器接口、USB或GPIO的PWM。
在设计具有高速信号的PCB时，必须考虑以下EMC考虑列表：

• 耦合/串扰：
- 当一个信号与另一个信号耦合并干扰时，会导致侵入性尖峰（可能被采样为数据）和时序偏移。
• 信号反射：
- 高速信号容易受到阻抗不匹配的影响，这可能会改变信号的形状。
• 时钟抖动：
- 外部干扰或噪声可以引入时钟边缘的偏差，这导致时序容限变窄或通信失败。
• 潜在天线：
- 靠近PCB边缘的布线或平面上的间隙可以作为天线。
• 认证失败：
- 即使没有功能问题，产品也可能未能通过所需的认证，并且必须重新设计PCB。
为了避免这些问题，从开发最早的阶段开始，就必须考虑EMC性能进行规划。
• 层叠：
- 为了改善EMI，一个主要的考虑是使用四层（或更多）的PCB，其中外部层（顶层和底层）用于信号，内部层用于GND和电源平面。坚固的平面有助于控制顶层和底层的信号阻抗，并且（GND和PWR平面）共同创建层叠电容，这提高了在更高频率下的性能。
- 如果有一个特别嘈杂的信号，它可以在两个坚固的PWR/GND平面之间布线以减少其发射，但这需要八层或更多层的层叠。
- 避免在坚固平面上留下间隙，这些间隙可以表现为天线。
• 布线技巧和建议：
- 如果高速信号需要通过通孔（不推荐用于高速信号，因为它们被视为阻抗不匹配），则返回路径环路需要保持最小的环路面积。
- 永远不要在平面间隙上布线，如果不可避免，则使用缝合电容。
- 避免与嘈杂信号并行布线长距离以避免耦合问题。
- 对于非常长的走线（>30厘米）和非常高的信号（>50 MHz），可以添加终止电阻以减少信号反射（电阻范围在30欧姆~50欧姆之间）。

5.2 静电放电（ESD）保护的处理预防措施

为了确定微控制器设备对静电放电（ESD）损害的敏感性，请参阅本专辑的《ESD防护设计案例》。