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原创 Verilog 语言基本函数
always 语句中被赋值的信号一定要声明为 reg 型,在组合逻辑中该 reg 变量会被综合成线网,在时序逻辑中该 reg 变量会被综合成触发器。同一个变量不能受多个时钟(或 always 块)控制,也不能受时钟的双边沿控制。此类描述也是不可综合的。避免设计中出现 X 或 Z 值,因为综合工具只能识别 0 或 1 的逻辑值。所有综合工具都不支持的结构。所有综合工具都支持的结构。综合工具可能支持的结构。
2023-10-10 21:37:54
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空空如也
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