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RSS订阅翻译 数字芯片学习（三）——使用流水线
最近在学习FPGA，来源于教材。——夏宇闻《Verilog数字系统设计教程》为什么要使用流水线提高了吞吐量（throughput），流水线的设计方法已经在高性能的,、经常需要大规模的运算的系统中得到了广泛的应用，如CPU、高性能DSP。流水线化之前的设计，系统只能用较慢的时钟，流水化之后的设计，系统时钟可以大大加快。如图：流水线的代价：增加了较多的寄存器数量。何为流水线？流水线设计是将规模较大的、...
2018-04-17 09:04:31
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原创 异步FIFO
参考文献为：Clifford的经典论文《Simulation and Synthesis Techniques for Asynchronous FIFO Design》一共有两篇文章。格雷码和二进制之间的转换： 图1异步FIFO的设计难点：1.判断空/满标志设置一个快要空/快要满,空/满的标志位。空：“空”信号产生在读时...
2018-04-16 21:01:37
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翻译 Verilog语法学习
1.module一个module就是一个完整的电路，如果有N个模块，则N个模块将会通过某种机制结合起来。组成一个大的电路，N个模块是独立运行的，并且是并行执行的。以下图选择器为例。22-29是端口列表以及申明区，30-39是电路行为描述区。2.赋值语句赋值语句有连续赋值语句、过程赋值语句、过程连续赋值语句。Assign赋值语句: 连续赋值语句，输入变化时输出一定会立刻响应，且整个过程持续不断的。...
2018-03-05 20:21:04
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空空如也
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