FPGA开发经验谈

FPGA在互联网的技巧：QQ群，博客，网站。善用网络资源，不断总结自我

SDC时序的约束


越是直接的建模是学习和努力的方向，注意建模的思路，用自己的结构和方法来建立别人的思路


建立用法的模板以及笔记


把Verilog当做一个理想的工具为好


掌握DUT，掌握modelsim，不放弃时序的每一个细节，提高module的可靠性和稳定性


FPGA难在：流程的复杂，时序电路设计的精要，并行思维的能力
FPGA主要在于 时序 和 建模


Verilog是面向硬件的（也可以理解为面向对象，更多的是管理的层次感），c是面向过程的，c#，java是面向对象的


注意工程文件的路径不能有中文名


用主时钟来采样，相当于C语言中的while（1）与中断，判断发生的事件，分为上升沿检测技术（更加有利于系统的稳定性和可靠性）和电平检测


善于利用FPGA计数的功能