FPGA
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普通网友
这个作者很懒,什么都没留下…
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Verilog代码风格
注意代码的可读性和移植性 养成良好的代码风格工程文件的分类:core dev sim doc src1 在每一个版块的开头一定要使用统一的文件头,其中包括作者名,模块名,创建日期,概要,更改记录,版权等必要信息。2module:端口定义按照输入,输出,双向的顺序:模块名、模块例化名统一,例化名前加小写u_以区分 ( 多次例化另加标识 ),三者关系:文件名 :xxx .v (小写)模块名 ...原创 2018-04-25 18:03:43 · 235 阅读 · 0 评论 -
FPGA开发经验谈
FPGA在互联网的技巧:QQ群,博客,网站。善用网络资源,不断总结自我SDC时序的约束越是直接的建模是学习和努力的方向,注意建模的思路,用自己的结构和方法来建立别人的思路建立用法的模板以及笔记把Verilog当做一个理想的工具为好掌握DUT,掌握modelsim,不放弃时序的每一个细节,提高module的可靠性和稳定性FPGA难在:流程的复杂,时序电路设计的精要,并行思维的能力FPGA主要在于 时...原创 2018-04-25 18:04:33 · 143 阅读 · 0 评论 -
verilog HDL语法总结
Verilog HDL建模方法:——时序逻辑建模(时钟驱动,上升沿,下降沿always@(posedge ** or negedge **),有限状态机FSM)——组合逻辑建模(always@(*))Verilog HDL描述方法:--结构描述:(例化)--数据流描述:(assign,并行赋值语句)--行为描述: 过程结构语句(always initial task initial) ca...原创 2018-04-25 18:05:21 · 765 阅读 · 0 评论 -
verilog 状态机简明总结
一段式状态机:只用next_state推动逻辑顺序。直接描述状态的变化和操作。二段式状态机:只用next_state推动逻辑顺序。在第一段中描述状态的变化,在第二段中描述操作。三段式状态机:用current_state,next_state推动逻辑顺序。 current_state next_state; current_state next_state;描述状态的变化 n...原创 2018-04-25 18:06:10 · 306 阅读 · 0 评论