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RSS订阅原创 计算机组成原理-Verilog实现ALU/斐波那契数列器
实验目的一、 掌握算术逻辑单元 (ALU) 的功能。二、 掌握数据通路和控制器的设计方法。三、 掌握组合电路和时序电路，以及参数化和结构化的Verilog描述方法。四、 了解查看电路性能和资源使用情况。五、 利用ALU设计应用器件。实验环境Vivado 2019.2 on ubantu20.04实验步骤一、 完成ALU模块的逻辑设计和仿真二、 查看32位ALU的RTL和综合电路图，以及综合电路资源和时间性能报告三、 完成6位ALU的下载测试，并查看RTL电路图，以及实现电路资源和时间性
2021-04-17 12:16:38
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转载 Verilog-状态机的描述方法
https://www.cnblogs.com/lyc-seu/p/12580927.htmlMoore型和Mealey型状态机1.Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。次态=f(现状，输入)，输出=f（现状）2.Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。次态=f(现状，输入)，输出=f（现状，输入）描述同一个事务，mealy的状态更少。一段式状态机一段式状态机：一段式状态机只选择一个状态标志位，这个状态标志位会在输入的.
2021-04-17 12:04:48
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原创 C++编译时报错“count”符号不明确
#include"stdafx.h"#include <iostream>using namespace std; static int count = 10; void func() { static int i = 5; i++; cout << "value of i turns to " << i <...
2019-08-08 09:58:12
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空空如也
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