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RSS订阅原创 Systemverilog i--用法
`timescale 1ns/1nsmodule tb_led; integer array[10],sum,j; initial begin for(int i=0;i<10;i++) array[i] = i+1; sum = array[9]; j = 8; do sum=sum+array[j]; while(j--); $display("sum = %4d",sum); endendmodule仿真结果为： sum = 55而把程序中的 whil.
2022-01-20 14:59:24
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原创 WARNING: [Labtools 27-3222] Mismatch between the design programmed into the device xc7k325t (JTAG de
不知道原因，不过FPGA断电重连就好了同理还有图像采集卡报错(Xcelera-CL_LX1_1) Error: Frame(s) Lost - Bandwidth is too low to sustain image(s) acquired.驱动的问题，卸载重装驱动或者重启电脑就有可能解决心累啊，怎么碰到的都是这种奇奇怪怪的bug...
2022-01-14 11:22:27
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原创 vivado例化多个iserdes IP核时遇到问题[Shape Builder 18-119]
使用vivado例化多个iserdes IP核时遇到以下问题[Shape Builder 18-119] Failed to create I/OLOGIC Route Through shape for instance u_data_get/inst_iserdes_28/inst/ibufds_clk_inst. Found overlapping instances within the shape: u_data_get/inst_iserdes_0/inst/ibufds_clk_inst
2022-01-07 15:59:04
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原创 Vivado Open IP Example Design报错解决办法
我在进行Open IP Example Design时遇到错误[12-172]，大致内容是提示有个文件找不到，但是按照路径去找是可以发现文件的，那么究竟是什么原因呢？我去百度了一圈也没发现有同样问题的人，没办法自己解决吧。观察了一下，发现显示的路径不是全部路径，然后就找到了问题所在：路径中有文件夹的名称中有空格，删掉就好了。哈哈哈，真是个低级的错误，我还专门写了下来，不知道有没有人会和我犯同样错误~...
2021-12-15 20:48:15
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空空如也
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