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RSS订阅原创 Spare Cell里没有ICG（Integrated Clock Gate cell）怎么办？
今天要说的是，如果我们是用重新综合的网表作为参考来做功能ECO，由于寄存器DFF位宽可能发生变化，不一定符合Design Compiler的插入ICG的规则，所以，两次插入的ICG的位置和个数并不完全一致。当提前放置的Spare Cell里ICG数量太少，或者位置太远，我们就需要把ICG等价换成MUX了。文章里给出的方法是：一种可能的方法是把综合自动插入的ICG挪来用用。但综合时一般是多bit一起插一个ICG，要挪出来的话，就需要把多个DFF的D端全部加MUX。#芯片 #功能ECO #ICG。
2024-06-27 14:55:15
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原创 做功能ECO之前为什么要先检查LEC？
当修改RTL后，或者重新综合得到新综合网表后，我们可以用LEC工具来确认工具报出来的不等价的点是不是就是我们刚修改过的地方。这一点非常重要。
2024-05-09 22:24:56
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原创 数字后端APR要撒哪些sparecell，撒多少合适
并且电路上AND2正是由NAND2+INV组合而来，所以同样驱动能力的NAND2的面积小于AND2，当然更小于AND2+INV的组合。这里有个建议，可以选DFF功能最全的类型，就是同时带SET和RESET，且同时带Q和QC的。经常遇到ECO要打拍，或者是加寄存器，所以我们提前撒一些DFF也是必要的。从有利于功能ECO、时序ECO，且尽量减少面积比例的角度看，APR阶段要撒哪些sparecell，撒多少合适？插少量的DELAY cell也是很多帮助的，常常用来修改hold，或者做一些特别的延时。
2024-04-09 12:32:58
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原创 Formality的逻辑等价性检查介绍和参考脚本
由于电路在综合、后端过程中会进行多轮时序、面积、功耗的优化，RTL中的DFF在Imp中不一定都可以直接找到，可能会被合并（reg merge）、复制（reg duplication）、打平（ungroup）、改名（change name）等。比如，前端设计过程中RTL1 vs RTL2，综合后的RTL vs Syn Netlist，插入DFT后RTL vs DFT Netlist，布局布线后RTL vs APR Netlist。具体来说分成两大应用。另一种是电路的一致性检查，检查RTL、网表之间的等价性。
2024-04-09 12:30:38
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原创 Conformal LEC逻辑等价性检查介绍和参考脚本
分为三个产品：Conformal L、Conformal XL、Conformal GXL。L是功能性检查，XL支持复杂数据通路的综合和APR优化，GXL支持定制的stdcell和定制memory的检查。Cadence Conformal Equivalence Checker，就是常说的LEC，可以用来验证RTL、门级网表、甚至spice网表的逻辑等价性。do文件是conformal的脚本文件，可以由综合工具（RTL Compiler/Genus）自己产生（write_do_lec），也可以手写。
2024-03-27 13:53:53
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原创 大型SOC设计中的功能ECO加速的解决方案
大型SOC项目的综合非常耗时间，常常花费好几天。当需要做功能ECO时，代码的改动限定在某些子模块里，设计人员并不想重跑一次完整的综合，这种方法缩短了一轮ECO的时间，保证了项目进度。然而，设计时这些子模块经过了物理综合、DFT、后端工具等各种优化。模块例化好几次时，在这些优化后，每一个实例都会出现很多不同的边界优化。下图中，SUB_MOD_A有后端优化，如端口反相。因此，自动ECO工具必须能够识别和处理这些各种各种的后端优化，处理好每一个模块的特有的复杂情况，并精确修理。
2024-03-21 13:21:02
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原创 集成第三方LEC工具来做功能ECO
有时，读入第三方RTL与RTL的等价性检查结果来做ECO是一种非常方便的工作流程。用户做ECO修改RTL后，从RTL与RTL的LEC中可以直接看出设计的改动。第三方的LEC结果，比如Synopysys Formality的不等价报告，可以无缝衔接进GOF ECO的flow里。
2024-03-19 16:33:53
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原创 随着芯片设计规模越来越大，芯片功能ECO难度成指数上升，我们究竟该如何面对
本文介绍了芯片网表ECO面临的三大挑战，为了解决这些问题和矛盾，NanDigits推出了GOF ECO网表调试、GOF ECO、GOFLEC形式验证等组合方案，来帮助设计公司应对设计中遇到的快速功能ECO的需求。
2022-08-25 10:50:19
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原创 用“重新综合的网表”来自动ECO“APR网表”
NanDigits的GOF ECO支持用“重新综合的网表”来自动ECO“APR网表”的流程。如下图，在这个流程下，用户修改RTL后只需要重新跑一下综合脚本，把重新综合的网表和之前一版的APR网表一起送进GOF ECO即可。GOF ECO会自动分析两个网表的差异，产生最小的Patch，并输出ECO脚本或ECO网表。后端工具，如Innovus、ICC/ICC2拿到ECO脚本或者ECO网表后，做ECO Route。网表ECO流程下面这个示例，演示了怎样根据“重新综合的网表（参考网表）”来自动修改.
2022-02-12 21:43:54
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原创 NanDigits GOF ECO 9介绍
介绍Gates On the Fly（GOF）ECO是来自美国NanDigits的芯片功能ECO的EDA软件。GOF ECO拥有行业领先的技术和算法，提供完整的网表ECO解决方案。NanDigits团队有深厚的集成电路设计背景，知道在处理网表ECO时什么才是最实用的方法。与其它商业网表ECO软件相比，我们的解决方案是独一无二的，最实用的。GOF ECO支持RTL vs 网表、网表 vs 网表两种ECO流程。GOF ECO可以与主流后端EDA工具流程直接对接，输出innovus或者dc/.
2022-02-11 21:33:24
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空空如也
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