【Verilog】输入输出数据类型

对于任何模块（被测模块、测试模块），输入的数据都必须是wire，输出的数据可以是wire也可以是reg。

具体来说，被测模块中，输入一定是wire，输出可以是wire/reg；
测试文件中，输入给被测模块（测试文件的输出）可以是wire/reg，被测模块的输出（测试文件的输入）一定是wire。

Verilog程序模块中输入、输出信号类型默认为wire（可以不用手动声明）。

如果输入输出类型有误，报错如下