FPGA verilog HDL实现中值滤波

一、实现步骤:

• 1、查看了中值滤波实现相关的网站和paper；
• 2、按照某篇paper的设计思想进行编程实现；
• 3、对各个模块进行语法检查、波形仿真、时序设计、调试验证；
• 4、与matlab的中值滤波结果进行比较。

二、实现过程：

1、查看了中值滤波实现相关的网站和paper；

在网上看了很多中值滤波的设计，也有一些代码可以下载，也有一片讲解的，只是感觉讲解的比较模糊而且不完整，最后看了几篇硕士论文，论文竟然主要做了中值滤波的工作，发现了一些设计思路，然后就按照自己的想法进行设计。

2、按照某篇paper的设计思想进行编程实现；

整个中值滤波模块分为几个小的模块：33窗口生成模块、计数器控制模块、33中值滤波模块、顶层模块以及最后的测试模块testbench的编写。

整个框架的设计如下图所示(使用visio画的框架图)：

各个模块的设计：

1）ROM IP核的生成，用于存储原始灰度图像的数据。

使用matlab生成.coe图像数据文件，然后使用Xilinx ISE工具将.coe文件添加到ROM核进行数据初始化，按步骤得到ROM模块，参考生成的.v文件在顶层模块直接调用即可。

rom_512by512 rom_512by512_inst
 (
   .clka(CLK),          //input clka;
   .addra(rom_addr),   //input-from 
   .douta(rom_data)     //output-to 
 );

注意ROM的存储空间的大小；

2）3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据。

功能：

(1)根据中心像素点得到所在其所在的行、列位置；

(2)根据该模块的开始信号设计得到获取数据的有效时间序列；

(3)在读取数据的有效时序内，得到窗口内的所有元素数据；

(4)窗口数据的获取按照一定的时序顺序来获得，类似于黑金推荐的“仿顺序操作”，这个比较适合my style；不过后来发现调试的过程中被项目组的硬件人员改动了一些，甚至说不好，感觉可能是本人还没有理解掌握吃透“仿顺序操作”的精髓吧。

(5)根据中心像素点的行、列位置信息得到每个窗口元素的ROM地址，根据某一时刻ROM地址，下一时刻调用ROM模块得到对应的元素数据，下一时刻将数据锁存，然后再读取该地址的数据；所以要注意地址和数据的获取不是在同一时刻，