FPGA系统性学习笔记连载_Day10 【时序逻辑、竞争冒险、同步复位、异步复位】之【计数器设计、verilog语法补充】FPGA技术江湖

一、时序逻辑

时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。

从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。

1、在描述时序电路的always块中的reg型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。

2、时序逻辑中推荐使用非阻塞赋值“<=”。

3、时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可，其余所有的输入和条件判断信号都不用加入，这是因为时序逻辑是通过时钟信号的跳变沿来控制的。

二、时序逻辑在FPGA里RTL实现

我们写一个简单的寄存器，看看fpga是怎样实现时序逻辑的

module  counter(
    input           a,
    input               clk,
     
    output  reg     q
);
 
    always@(posedge clk)begin
        q <= a;
    end
 
endmodule

我们看一下fpga的芯片规划器

从芯片规划器，可以看出来几个细节。

1、我们用了一个查找表、一个寄存器。对FPGA来说，这个寄存器你就算不使用他也是在那里的

2、我么的输出信号是与clk同步的，必须要等到clk的上升沿到来是&#