- 1,2,4lane三种方式
- HPD 电压范围在2~3.6V,高有效(大于100ms);
Upstream 对应的接口(CPU)必须下拉100kohm电阻到地(内部)
Downstream 的接口(DISPLAY)在display关闭时,必须下拉100Kohm电阻到地(内部)
3. Bit Rate Capacity=link rate * number of lanes * (0.8 for 8B/10B)
4. Bit Rate Requirement=pixel clock rate * bit per pixel