RTLcoder-CSDN博客

原创基于FPGA的多功能数字钟VHDL代码Quartus仿真

代码功能：多功能数字钟EDA-SOPC实验箱(EP3C16)验证1、可以分为计时、闹钟两种模式2、可以修改时间和闹钟3、可以关闭闹钟

2024-05-07 23:09:34 772

原创基于FPGA的DDS波形发生器VHDL代码Quartus仿真

代码功能：DDS波形发生器VHDL1、可以输出正弦波、方波、三角波2、可以控制输出波形的频率

2024-05-07 22:58:13 940

原创基于FPGA的数字电子钟VHDL代码Quartus仿真

代码功能：数字电子钟1)设计一个能显示秒、分、时的24小时数字钟2)用数码管显示出时，分，秒，复位显示00:00:003)通过按键可对时，分，秒进行设置

2024-05-07 22:51:12 1357

原创基于FPGA的多路彩灯控制器VHDL代码Quartus仿真

多路彩灯控制器综合训练内容要求设计一台基于FPGA的多路彩灯控制器的设计。要求如下1.彩灯从左到右逐次闪亮。然后从右到左逐次熄灭2.彩灯两边同时亮两个,然后逐次向中间点亮3.彩灯从左到右两个两个点亮,然后从右到左两个两个逐次点亮4.彩灯中间两个点亮,然后同时向两边散开5.设置节拍选择按钮,控制彩灯变化节奏

2024-05-07 22:40:08 1161

原创基于FPGA的AD7705芯片驱动设计VHDL代码Quartus仿真

代码功能：AD77025芯片控制及串口输出1、使用FPGA控制AD77025芯片，使其输出AD值2、将数据计算后通过UART串口输出

2024-05-07 22:23:44 207

原创基于FPGA的AD7705芯片驱动设计Verilog代码Quartus仿真

代码功能：AD7705芯片驱动设计1、使用FPGA驱动AD77025芯片，使其输出AD值代

2024-05-07 22:11:23 294

原创基于FPGA的累加器及数码管显示VHDL代码Quartus仿真

代码功能：累加器及数码管显示1、可以通过按键输入1~92、数字输入后进行累加，将累加结果显示在数码管

2024-05-07 22:00:42 1076

原创基于FPGA的数字密码锁电路Verilog代码Quartus仿真

代码功能：数字密码锁电路的设计1.设计任务:设计并制作数字密码锁电路2.设计要求1.用EA实训仪的I/设备和PLD志片实现故字密码锁电路的设计2.数字码锁具有8只输入数字,用EDA实仪上的电平开关作为8位数字输入的组合3.当输入的数字符合电路中设定的数字时(和密码对)在EDA实训仪上用一只八段数码管显示0表示输入整砂正确,如果输入的密码是错误的,则显示F4.数字码锁又能允许接收三次错误的密码数字输入,超过三次的错误密码数字后电路不再接牧密码数字入,并用喇叭发出报警音响

2024-05-07 20:28:55 815 1

原创基于FPGA的数字锁控制电路VHDL代码Quartus仿真

任务及要求硬件描述语言VHDL是一种用形式化方法描述数字电路和系统的语言。利用这种语,数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想,用一系列分层次的模块来表示复杂的数字系统。然后,利用电子设计自动化(EDA)工具,逐层进行仿真验证。设计一个用于数字锁的控制电路,功能要求如下1.开锁代码为二位十进制数(BCD码表示),当输入代码的位数和位值与锁内给定的密码一致,且按规定程序开锁时,方可开锁,并点亮开锁指示灯(用输出高电平表示)。否则,系统进入“错误”状态,发

2024-05-07 20:12:29 469

原创基于FPGA的电子密码锁VHDL代码Quartus仿真

代码功能：电子密码锁要求(1)如果按下数字键，第-个数字会从显示器的最右端开始显示，此后每新按一个数字时，显示器上的数字必须左移一格，以便将新的数字显示出来。(2)假要更改输入的数字，可以按倒退按键来清除前一个输入的数字，或者按清除键清除所有输入的数字，再重新输入四位数。(3)由于这里设计的是一个四位的电子密码锁，所以当输入的数字键超过四个时，电路不予理会，而且不再显示第四个以后的数字

2024-05-07 19:58:39 354

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