名称:基于FPGA的数字密码锁电路Verilog代码Quartus仿真(文末获取)
软件:Quartus
语言:Verilog
代码功能:
数字密码锁电路的设计
1.设计任务:设计并制作数字密码锁电路
2.设计要求
1.用EDA实训仪的I/设备和PLD志片实现故字密码锁电路的设计
2.数字码锁具有8只输入数字,用EDA实仪上的电平开关作为8位数字输入的组合
3.当输入的数字符合电路中设定的数字时(和密码对)在EDA实训仪上用一只八段
数码管显示0表示输入整砂正确,如果输入的密码是错误的,则显示F
4.数字码锁又能允许接收三次错误的密码数字输入,超过三次的错误密码数字后电路不再接牧密码数字入,并用喇叭发出报警音响
1. 工程文件
2. 程序文件
3. 程序编译