本文介绍了Verilog语言中阻塞赋值与非阻塞赋值的区别，强调了非阻塞赋值只适用于寄存器并在initial或always语句中使用。同时，讨论了时钟的异步复位代码实现，以及在处理时序逻辑时需要注意信号的前一时刻状态。此外，参数化(parameter)的使用和分频器设计中的位宽规定也作为重要点被提及。
1.阻塞赋值就是正常代码里的赋值，阻塞赋值是只能在触发沿的时刻才能非阻塞赋值。并行执行
2.非阻塞赋值只能对寄存器类型变量赋值，只能用initial语句和always语句当中，不允许使用assign
3.时钟的异步复位代码是
always@(posedge sys_clk or negedge sys_rst_n)
4.注意，时序逻辑看的是这个时刻前的状态，所以时常有延时，如果使用脉冲信号作为信号判定条件，那么记得用前一时刻的信号作为脉冲信号的触发条件，这样才能使正常的操作逻辑发生在合适的时间点内
5.parameter语句可以全局设定参数
6.偶分频自己写出来了。其中问题最多的是b和d这两个，还有位宽必须规定好，[1:0]是二位宽
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