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RSS订阅转载 使用英文状态时,emacs 不能使用fctix
原文地址：http://blog.csdn.net/pcliuguangtao/article/details/6264832原来安装emacs的时候，由于是选择的英文系统，所以，不能在打开的emacs中输入中文，在网上搜索的一个折中的方法是在$HOME/.bashrc中添加一行：alias emacs="export LC_CTYPE=zh_CN.UTF-8;em
2015-05-24 00:39:27
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转载 verilog之四位全加器的编译及仿真（用开源免费的软件——iverilog+GTKWave）
原文地址: http://www.cnblogs.com/CodeWorkerLiMing/archive/2012/04/18/2455945.html四位全加器的verilog的代码比比皆是，这里上一个比较简单的：/*4位全加器全加器需要有输入输出，需要有下级向上进位的输入，需要有向上一位进位的输出。大家看一下，这个模块已经包含全部的输入输出信息。大家都知道
2015-05-20 20:28:23
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转载 Ubuntu安装Emacs出现到依赖问题及解决方案
this page come from : http://www.linuxidc.com/Linux/2014-08/104975.htmUbuntu软件中心emacs的版本是23，自己在网上下了最新版24.3，通过编译安装到时候遇到来很多依赖问题，下面将这些问题整理了出来：1.执行./configure命令出现如下错误：configure: error: You
2015-05-09 12:28:06
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转载 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)
原文链接：http://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html
2015-03-11 10:02:57
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转载 open cl 教程
原文地址：http://www.cr173.com/html/15619_1.html这是第一篇真正的OpenCL教程。这篇文章不会从GPU结构的技术概念和性能指标入手。我们将会从OpenCL的基础API开始，使用一个小的kernel作为例子来讲解基本的计算管理。首先我们需要明白的是，OpenCL程序是分成两部分的：一部分是在设备上执行的（对于我们，是GPU），另一部分
2014-11-16 01:36:38
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转载 如何用modelsim仿真包含quartus IP核的工程
原文地址：http://blog.163.com/znn04006518@126/blog/static/1182561252011107102234956/
2014-11-06 10:05:46
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转载 Modelsim仿真包含quartus ROM的工程文件的问题
原文地址：http://bbs.ednchina.com/BLOG_ARTICLE_3019902.HTM
2014-11-06 10:03:47
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转载 基于FPGA的可重构计算机
原文地址： http://blog.chinaaet.com/detail/30367《颠覆未来：基于FPGA的可重构计算机》 11. 写在前面的话 12. 可怕的未来 23. 数字世界的发展 34. 未来计算机预测 55. 目前已有的技术 75.1. 万兆以太网技术 75.2. HDMI、3D技术的出现 95.3. 双核Co
2014-11-01 20:21:10
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转载 spi总线简介及FPGA实现
转载地址：spi(serial peripheral interface)，串行外围设备接口。由一个主设备和一个或多个从设备组成。主设备启动一个与从设备的同步通讯，从而完成数据的交换。SPI，是一种高速的、全双工、同步的通信总线。在芯片的管教上只占用四根线，节约了芯片的管教，同时为PCB的布局上节省了空间，该接口的四条线为：串行时钟线（SCK）、主机输入/从机输出数据线
2014-09-17 16:51:29
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转载 Verilog延时:specify的用法
原创地址：http://www.eefocus.com/lubee/blog/12-02/239054_deda6.html 检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。（1）延迟类型·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。·集总延迟：定义在每
2014-09-12 15:48:20
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转载 综合方法论
从一高手那里学来的：）ic中综合的基本要求就是设置各种外部环境，让工具综合出符合这种环境的网表。但是这种方法有些不好的地方，因为外部环境比较复杂，不能设置的100%符合要求。所以有如下和后端紧密接合的方法，当然现在cadence以及synopsys都在推新工具（soce，icc），这些新工具的方法也和下面类似。首先，根据synopsys推荐的代码风格，或者行业默认的风格，对最顶层的输入
2014-08-28 23:31:30
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转载 ModelSim-Altera功能仿真和时序仿真
Abstract本文介紹使用ModelSim做前仿真，並搭配Quartus II與ModelSim作後仿真。Introduction使用環境：Quartus II 8.1 + ModelSim-Altera 6.3g由於FPGA可重複編程，所以不少開發人員就不寫testbench，直接使用Quartus II的programmer燒進開發板看結果，或者使用Quartus I
2014-08-27 15:26:05
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转载 testbench 代码设计技巧
原创地址：http://www.cnblogs.com/crazybingo/archive/2012/02/18/2356682.html" There are many ways " to code a test case, it all depens on the creativity ot the Testbench designer.Testbench代码设计技巧 1
2014-08-27 15:04:40
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转载 VGA驱动
时序： http://tinyvga.com/vga-timingVerilog设计：vga_desin->vga_display->vga_driver层层递归（1）顶层不说了 ，你懂的（2）vga_diaplay: 读取行列值，给颜色就可以，发挥你的想象力//LCD VGA接口都一样 module vga_display( input clk,
2014-08-27 14:50:56
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转载 Modelsim下时序（功能）仿真altera IP核 程序（重要）
用Modelsim对Quartus II工程进行时序仿真（在此只讨论时序仿真）可分两种方式：一种是在Quartus II中设置run gate-level simulation automatically after compilation，在Quartus II布局布线后自动调用Modelsim，通过do文件自动完成仿真过程之间显示波形；另一种方式是自己启动Modelsim进行时序仿真。第一
2014-08-27 11:17:28
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转载 verilog specify 延时
检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。 （1）延迟类型·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。·集总延迟：定义在每个独立模块基础上，表面看来像是模块输出门的当延迟。它比分布延迟更容易建模。·引脚到引脚（即路径）的延迟：分别把延
2014-08-27 11:06:43
1689
原创 Quartus ii TimeQuest Timing Analyzer Cookbook 分析
资料来源：Altera官网文档，《Quartus ii TimeQuest Timing Analyzer Cookbook》
2014-08-13 22:40:03
1334
空空如也
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