Quartus ii TimeQuest Timing Analyzer Cookbook 分析

本文档详细介绍了如何使用Quartus ii TimeQuest Timing Analyzer进行时钟约束,包括50%占空比时钟、非50%占空比时钟、时钟移位、时钟分频、触发器衍生时钟、PLL时钟、多频率分析以及I/O约束等操作,并提供了多个示例进行说明。
摘要由CSDN通过智能技术生成

资料来源:Altera官网文档,《Quartus ii TimeQuest Timing Analyzer Cookbook》;

本文说明:以下部分源于个人对本文档的理解,水平有限,如有错误之处,希望大家多多指出;

作者寄语:大家可以参照官方文档阅读此篇文章

文档链接:http://www.altera.com/literature/manual/mnl_timequest_cookbook.pdf


标题一、时钟和衍生时钟

0、50%占空比时钟约束

例0-1.50%占空比时钟约束

#50/50 占空比时钟约束

create_clock -name clk_100 -period 10.000[get_ports {clk}]


1、非50%占空比时钟约束

例1-1.非50%占空比时钟约束


#60/40 duty cycle clock

create_clock -period 10.0000 -waveform {0.0000 6.0000} -name clk6040 [get_ports {clk}]

2、时钟移位

例2-1.时钟移位约束

# -waveform default to 50/50 duty cycle 

create_clock -period 10.000 -name clkA [ get_port {clkA} ]

#createa clock with a 2.5ns offset

create_clock -period 10.000 -waveform {2.500 7.500} -name clkB [get_ports {clkB} ]


3、时钟分频

例3-1.约束时钟分频

create_clock -period 10.000 -name clk [get_ports {clk} ]

#使用-divide_by设置

create_generated_clock -divide_by 2 -source [get_ports {clk}] -name clkdiv [get_pins {DIV|q} ]

#使用引脚约束

 create_generated_clock -divide_by 2 -source [get_pins {DIV|clk}] -name c

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