应对高速芯片从相位噪声到时间抖动的挑战

当今数字芯片的接口时钟、采样时钟等速度越来越快，因此对时钟或晶体振荡器的抖动要求越来越严格。因为比如采样时钟的抖动就可能会给高性能ADC的信噪比性能带来灾难性影响。虽然信噪比与抖动之间的关系已为大家所熟知，但大多数振荡器（时钟来源于振荡器）都是用相位噪声来描述特性的。本文介绍了如何利用AnaPico的APPH系列相位噪声分析仪将相位噪声转换为抖动的测试方案，以便轻松计算信噪比的下降幅度等影响。

抖动（Jitter）：反映的是数字信号偏离其理想位置的时间偏差。高频数字信号的bit周期都非常短，一般在几百ps甚至几十ps，很小的抖动都会造成信号采样位置电平的变化，所以高频数字信号对于抖动都有严格的要求。

实际信号可能具有较高复杂性，比如既有随机抖动成分（RJ），也有不同频率的确定性抖动成分（DJ）。确定性抖动可能由于码间干扰或一些周期性干扰引起，而随机抖动很大一部分来源于信号上的噪声。一般我们把数字信号超过阈值的状态判决为“1”，把低于阈值的状态判决为“0”，由于信号的上升沿不是无限陡的，所以垂直的幅度噪声就会造成信号过阈值点时刻的左右变化，这就是由于噪声造成信号抖动的原因。

要进行信号抖动的分析，最常用的工具是宽带示波器配合上响应的抖动分析软件。示波器里的抖动分析软件可以方便地对抖动的大小和各种成分进行分解，但是，现在很多高速芯片对时钟的抖动要求都在1ps以下甚至fs级。这就需要借助于其它的测量方法，比如相位噪声（phase noise）的测量方法。

相位噪声：在频域上，数据偏移量用相位噪声来定义。对于频率为f0的时钟信号而言，如果信号上不含抖动，则信号的所有功率应集中在频率点f0处，由于任何信号都存在抖动，这些抖动有些是随机的，有些是确定的，分布于相当广的频带上，因此抖动的出现将使信号功率被咨询4006218906扩展到这些频带上。信号的相位噪声https://www.anapico.net.cn/case-item-90.html，就是信号在某一特定频率处的功率分量，将这些分量连接成的曲线就是相位噪声曲线。相位噪声通常定义为在某一给定偏移处的dBc/Hz