嵌入式知识-ARM-Linux裸机之 S5PV210的时钟系统

嵌入式知识-ARM-Linux裸机之< S5PV210的时钟系统 >

*******************************************************************************/文章内容图片来源：S5PV210_UM_REV1.1.pdf
Section 02_system----3 CLOCK CONTROLLER/

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一、 CLOCK

本章描述了由S5PV210支持的时钟管理单元(CMU)。系统控制器(SYSCON)在S5PV210中管理CMU和电源管理单元(PMU)。(SYSCON)在S5PV210中管理CMU和电源管理单元(PMU)。

1.1 CLOCK DOMAINS（时钟区域）

因为其时钟内容复杂，为方便理解，把整个时钟区域分成三个时钟域：主系统main system (MSYS)、显示系统display system (DSYS)和外围系统peripheral system (PSYS) （由下图可知）。

主要包含内容：
(1)MSYS: CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM••••••
(2)DSYS: 都是和视频显示、编解码等有关的模块
(3)PSYS: 和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等。
两个不同域之间通过波特发生器（BRG）连接

1.2时钟来源

时钟来源：晶振+时钟发生器+PLL+分频电路
S5PV210外部有4个晶振接口，设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡，产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。（有些模块，譬如串口内部还有进一步的分频器进行再次分频使用）
由下图可知，四个晶振（包含时钟发生器）分别为XXTI27, XXTI, XUSBXTI, XOM[0]
MUX :多路复用器
PLL：APLL、MPLL、EPLL、VPLL（锁相环：倍频功能） 
	不同PLL负责范围不同
		APLL：Cortex-A8内核 MSYS域

MPLL&EPLL：DSYS PSYS
VPLL：Video视频相关模块
DIVxx：分频器
最终经过倍频/分频得到的目标时钟频率：ARMCLK, HCLK, PCLK，and so on
ARMCLK： 给cpu内核工作的时钟，也就是所谓的主频。
HCLK_XX： XX域的高频时钟
PCLK_XX： XX域的低频时钟
HCLK_IMEM：给iROM和iRAM（合称iMEM）使用

1.3总结：

210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。
SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于他挂在的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。
我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率
2.各时钟典型值（默认值，iROM中设置的值）
(1)当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行非常慢。
(2)iROM代码执行初始化了时钟系统，这时给了系统一个默认推荐运行频率。这个时钟频率是三星推荐的210工作性能和稳定性最佳的频率。
• freq(ARMCLK) = 1000 MHz
• freq(HCLK_MSYS) = 200 MHz
• freq(HCLK_IMEM) = 100 MHz
• freq(PCLK_MSYS) = 100 MHz
• freq(HCLK_DSYS) = 166 MHz
• freq(PCLK_DSYS) = 83 MHz
• freq(HCLK_PSYS) = 133 MHz
• freq(PCLK_PSYS) = 66 MHz
• freq(SCLK_ONENAND) = 133 MHz, 166 MHz

3时钟设置的关键性寄存器

xPLL_LOCK 寄存器主要控制PLL锁定周期的，锁相环在改变输入频率或改变频分(乘)值时需要锁定期。
xPLL_CON/xPLL_CON0/xPLL_CON1
PLL_CON寄存器用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等
CLK_SRCn(n：0～6)
CLK_SRC寄存器是用来设置时钟来源的，对应时钟框图中的MUX开关。
CLK_SRC_MASKn
CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功耗高。
CLK_DIVn 各模块的分频器参数配置
CLK_GATE_x 类似于CLK_SRC_MASK，对时钟进行开关控制
CLK_DIV_STATn
CLK_MUX_STATn
这两类状态位寄存器，用来查看DIV和MUX的状态是否已经完成还是在进行中
总结：其中最重要的寄存器有3类：CON、SRC、DIV。其中CON决定PLL倍频到多少，SRC决定走哪一路，DIV决定分频多少。

二、代码部分

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE		0xE0100000	

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET			0x00		
#define MPLL_LOCK_OFFSET			0x08

#define APLL_CON0_OFFSET			0x100
#define APLL_CON1_OFFSET			0x104
#define MPLL_CON_OFFSET			0x108

#define CLK_SRC0_OFFSET			0x200
#define CLK_SRC1_OFFSET			0x204
#define CLK_SRC2_OFFSET			0x208
#define CLK_SRC3_OFFSET			0x20c
#define CLK_SRC4_OFFSET			0x210
#define CLK_SRC5_OFFSET			0x214
#define CLK_SRC6_OFFSET			0x218
#define CLK_SRC_MASK0_OFFSET		0x280
#define CLK_SRC_MASK1_OFFSET		0x284

#define CLK_DIV0_OFFSET			0x300
#define CLK_DIV1_OFFSET			0x304
#define CLK_DIV2_OFFSET			0x308
#define CLK_DIV3_OFFSET			0x30c
#define CLK_DIV4_OFFSET			0x310
#define CLK_DIV5_OFFSET			0x314
#define CLK_DIV6_OFFSET			0x318
#define CLK_DIV7_OFFSET			0x31c

#define CLK_DIV0_MASK			0x7fffffff
``

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV      	 	0x7d		// 125
#define APLL_PDIV       		0x3
#define APLL_SDIV       		0x1

#define MPLL_MDIV			0x29b		// 667
#define MPLL_PDIV				0xc
#define MPLL_SDIV				0x1

#define set_pll(mdiv, pdiv, sdiv)	(1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL				set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL				set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


#define REG_CLK_SRC0		(ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET)
#define REG_APLL_LOCK		(ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET)
#define REG_MPLL_LOCK	(ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET)
#define REG_CLK_DIV0		(ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET)
#define REG_APLL_CON0	(ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET)
#define REG_MPLL_CON		(ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET)

#define rREG_CLK_SRC0		(*(volatile unsigned int *)REG_CLK_SRC0)
#define rREG_APLL_LOCK	(*(volatile unsigned int *)REG_APLL_LOCK)
#define rREG_MPLL_LOCK	(*(volatile unsigned int *)REG_MPLL_LOCK)
#define rREG_CLK_DIV0		(*(volatile unsigned int *)REG_CLK_DIV0)
#define rREG_APLL_CON0	(*(volatile unsigned int *)REG_APLL_CON0)
#define rREG_MPLL_CON	(*(volatile unsigned int *)REG_MPLL_CON)


void clock_init(void)
{
	// 1 设置各种时钟开关，暂时不使用PLL
	rREG_CLK_SRC0 = 0x0;
	
	// 2 设置锁定时间，使用默认值即可
	// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
	rREG_APLL_LOCK = 0x0000ffff;
	rREG_MPLL_LOCK = 0x0000ffff;
	
	// 3 设置分频
	// 清bit[0~31]
	rREG_CLK_DIV0 = 0x14131440;
	
	// 4 设置PLL
	// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
	rREG_APLL_CON0 = APLL_VAL;
	// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
	rREG_MPLL_CON = MPLL_VAL;
	
	// 5 设置各种时钟开关,使用PLL
	rREG_CLK_SRC0 = 0x10001111;
}