嵌入式系统中Cache一致性问题分析

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        Cache即高速缓冲存储器，是一种特殊的存储器子系统，其中复制了频繁使用的数据以利于快速访问。Cache的出现是基于两种因素：首先，是由于CPU 的速度和性能提高很快而主存速度较低且价格高，第二就是程序执行的局部性特点。因此，才将速度比较快而容量有限的SRAM构成Cache，目的在于尽可能 发挥CPU的高速度。很显然，要尽可能发挥CPU的高速度就必须用硬件实现其全部功能。但Cache的使用也带来了一致性的问题，在应用中应特别注意。本 文以三星公司的S3C44B0X为例，讲解Cache在嵌入式处理器中的使用问题。
　　1．Cache一致性问题的发现
　　本项目的目标板为：处理器采用ARM 芯片S3C44B0X，存储器采用2片Flash和1片SDRAM,在调试的时候输入采用键盘，输出采用显示器，用RS232串口实现通信。
　　在项目的开发过程中，经软件仿真调试成功的程序，烧入目标板后，程序却发生异常中止。通过读存储器的内容发现，程序不能正常运行在目标板上，是因为存储器中写入的数据与程序编译生成的数据不一致，总是出现一些错误字节。
　　经过一段时间的调试发现，只要在程序中禁止Cache的使用，存储器中写入的数据将不再发生错误，程序可以正常运行，但速度明显减慢。经过分析，认为问题是由于Cache数据与主存数据的不一致性造成的。
　　Cache数据与主存数据不一致是指：在采用Cache的系统中，同样一个数据可能既存在于Cache中，也存在于主存中，两者数据相同则具有一致性，数据不相同就叫做不一致性。如果不能保证数据的一致性，那么，后续程序的运行就要出现问题。
　　2．分析Cache的一致性问题
　　要解释Cache的一致性问题，首先要了解Cache的工作模式。Cache的工作模式有两种：写直达模式（write?through）和写回模式 （writeback）。写直达模式是，每当CPU把数据写到Cache中时，Cache控制器会立即把数据写入主存对应位置。所以，主存随时跟踪 Cache的最新版本，从而也就不会有主存将新数据丢失这样的问题。此方法的优点是简单，缺点是每次Cache内容有更新，就要对主存进行写入操作，这样 会造成总线活动频繁。S3C44B0X中的Cache就是采用的写直达模式（write?through）。在写直达模式下，数据输出时，系统会把数据同 时写入高速缓冲存储器Cache和主存中，这样就保证了输出时高速缓冲存储器的一致性。但该模式下，却无法保证输入时的高速缓冲存储器的一致性。
        下面再看一下Cache的组织方式。按照主存和Cache之间的映像关系，Cache有三种组织方式。全相联方式、直接映像方式和组相联方式。其中，直接映像方式的原理如图1所示。

　　图1 直接映像示意图
　　按照Cache的行数m,把主存分为n/m个区域，每个区中有m个存储块。各区中的0~（m-1）块一一对应地固定映射到Cache中L0~Lm-1 行。这样，标签只要给定区地址（区号），就能唯一确定Cache行与存储器的对应关系。当CPU发出存储器访问时，以存储器地址作为行索引，寻址到一高速 缓冲行，检测该行的标签。若标签与存储器的相应地址匹配，则Cache命中。该高速缓存行当前即为欲访问存储块的唯一映像。从上面的分析可以看出，在写直 达模式下，由于每次Cache内容有更新，就要对主存进行写入操作，造成总线活动频繁。在Cache命中的过程中，如果总线遇到干扰，就会出现数据不一致 的现象。
　　3．Cache一致性问题的解决方法
　　该问题可以从软件及硬件两方面着手解决。
　　3.1 软件解决的方法
S3C44B0X的Cache提供完整的Cache使能和禁止操作模式。能够通过设置SYSCFG寄存器中CM域中的值为01或11来使能Cache（其 中，01为使能4KB Cache, 11为使能8 KB Cache）,而通过清除SYSCFG寄存器中[2:1]域为0来禁止Cache功能。用禁止Cache的方法来消除数据不一致性问题，具体代码如下：
 

        另外，S3C44B0X还提供了2个不能Cache访问的区域（noncacheable area）。每个区域要求两个Cache控制域，用来表明每一个不能Cache访问区域的起始和结束地址。在不能Cache访问的区域，当Cache没有 命中，一个读的时候，Cache不能更新。在已知影响到数据不一致的地址情况下，可以在使能Cache的条件下，用设定不能Cache访问区域 的方法，防止产生数据不一致现象。有时，如果数据区域被安排在不能Cache区域，程序执行速度更高，因为多数变量是不能重用的。对于不能重用的变量，刷 新16B的Cache存储器是浪费的。本系统中设定不能Cache访问的区域为0x2000000~0xc000000，就可以解决数据不一致问题。代码 如下：
 

　　采用上述两种方法，排除了数据不一致性的问题。但一个高性能的系统是需要Cache的，禁止Cache的使用会大大降低系统的性能。所以，在嵌入式系统的设计中，还应从硬件方面考虑，从根本上防止数据不一致的产生。
　　3.2 硬件的解决方法
　　由于现在的嵌入式处理器，主频越来越高，地址、数据线越来越多，所以在硬件的设计和焊接过程中应特别注意高频干扰的问题。因为高频干扰可以引起信号的 不完整性，这些不完整的信号会引起总线传输过程中出现一些坏字节，所以高速PCB设计变得尤为重要。高速PCB设计中，对高速信号网络的特征与走线控制的 设计技术，已成为高速数字设备成功与否的关键。在设计中应注意下列问题：
        ① 在成本允许的条件下， PCB尽量采用多层板布线。
　　② 高频电路布线的引线最好采用全直线，需要转折时，可以用45°折线或圆弧转折。在高频电路中，满足这一要求可以减少高频信号对外的发射和相互间的耦合。
        ③ 高频电路器件引脚的引线层间的交替越少越好，过孔越少越好。据测，一个过孔可带来约0.5 pF的分布电容，减少过孔数量能显著提高速度。
        ④ 对特别重要的信号线或局部单元实施地线包围的措施，各类信号走线不能形成环路，地线也不能形成电流环路。
　　⑤ 每个集成电路块的附近应设置一个高频退耦电容。
　　⑥ 模拟电路和数字电路部分，应有各自独立的地线。
        ⑦ 高频电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号线的反面布置大面积“地”来减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。
　　在注意了上面的设计规则之后，制作出的PCB基本上可以满足高速信号的要求。
　　最后，就是在焊接时要注意焊点一定要圆滑。因为焊点的尖峰会产生很强的高频干扰。
        有了上述各条规则，就保证了在信号传输过程中，总线上不会出现不必要的干扰，防止了数据不一致的发生。
        结束语：
        Cache在命中的过程中会出现数据不一致的现象，造成Cache的一致性问题。本文以S3C44B0X为例，从软件及硬件两方面分析，提出了解决Cache的一致性问题的方法。在嵌入式系统的Cache应用中，有一定的通用性，具有借鉴意义。