嵌入式开发中Cache问题的解决方法

已于 2022-07-18 08:50:16 修改
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分类专栏： FPGA ZYNQ 嵌入式 文章标签： ZYNQ DDR fpga开发
于 2022-07-04 15:14:51 首次发布
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在Cortex-A7芯片的嵌入式开发中，CPU和FPGA通过DDR3交互数据时遇到Cache问题。文章探讨了CPU的存储器层次结构，解释了Cache对性能的影响以及在FPGA频繁写入DDR3时可能导致的数据不一致。通过禁用Cache或使用Cache Flush和Cache Invalidate操作来解决这个问题。了解这些机制对于优化裸机程序和确保数据同步至关重要。
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 作者 | 冰茶奥利奥

微信公众号 | 嵌入式电子创客街 

最近在使用一款Cortex-A7芯片时，出现了一个让人比较困惑的问题。ARM和FPGA通过DDR3进行数据通信，FPGA会把数据定时存放进DDR3里面，然后ARM通过读取DDR3获取数据。

我们知道，在ARM架构体系下，一切皆地址。一片512MB的DDR3对应的不过也是一串长度为512M字节的地址。比如我的板子上，DDR3分配的地址就是从0x00100000—>0x1FFFFFFF，大小为512M。

我们知道，CPU和外设之间有多级的缓存结构，其模型就如同金字塔一般，如下图所示，最顶层的就是CPU的寄存器了，越往下存储量越大同时读写更慢。我们的DDR在L4那一层，属于DRAM主存。

当然，在ARMv7架构里一般只有两级高速缓存，即L1和L2。

存储器层次结构<

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通过设置寄存器的值，可以选择合适的缓存类型、大小和映射方式，以优化系统性能。在嵌入式系统中，Cache类型寄存器（Cache Type Register）是一个重要的寄存器，用于描述和配置处理器的缓存特性。Cache类型寄存器是一种特殊的寄存器，它包含有关缓存的配置信息，如缓存类型、大小和映射方式等。通过选择合适的缓存类型、大小和映射方式，可以提高数据访问速度和指令执行效率，从而加快系统的响应速度。通过修改Cache类型寄存器的值，可以配置处理器的缓存特性以满足不同的应用需求。
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嵌入式系统中Cache一致性问题分析
Stephen_yu的专栏
09-07 1783
<br />http://www.embedcity.com/article.php?id=240<br /><br /><br />        Cache即高速缓冲存储器，是一种特殊的存储器子系统，其中复制了频繁使用的数据以利于快速访问。Cache的出现是基于两种因素：首先，是由于CPU 的速度和性能提高很快而主存速度较低且价格高，第二就是程序执行的局部性特点。因此，才将速度比较快而容量有限的SRAM构成Cache，目的在于尽可能 发挥CPU的高速度。很显然，要尽可能发挥CPU的高速度就必须用
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作为合格的嵌入式工程师，内存的概念及应用场景是必需了解的知识点。了解内存的概念，可以更方便得熟悉整个系统的架构。
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weixin_45783574的博客
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