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RSS订阅原创 MIPI CSI-2协议解析
CSI-2可分为5层，分别为：应用层、组包/解包层、底层协议层（Low Level Protocol）、通道管理层和物理层。PHY Layer：物理层PHY 定义了传输介质（电导体），输入/输出电路和时钟机制以便于从串行bit流中捕获“1”和“0”，记录传输介质电气参数特性和时钟与数据之间的时序关系，传输起始(SoT)和传输结束(EoT) 标志信号。Lane Management Layer：CSI-2的lane是可扩展的以提高性能。
2024-06-21 11:06:01
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原创 vivado clocking wizard设置0.036MHz时钟输出
原理：Fout=Fvoc/Divide，VCO频率最低600MHz，因为CLKOUT4_CASCADE勾选，所以clk_out5和clk_out7的除数级联，因此clk_out5输出频率最低为600MHz/128/128=0.036MHz。
2024-05-22 15:00:37
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原创 ZYNQ7020生成精度1ns的PWM波
GEN_1ns_PWM将并行10位数据转换为串行数据，DDR模式，10：1，并行时钟是串行时钟的5倍。需要100ns时间将数据右移完，每10ns右移一次。该IP需要100M的axi时钟，200M本来是要用在odelay的，但最后编译不过就注释了，500M是用在oserdes的，这个需要和axi的时钟同源。data_valid信号，每100ns产生一个高脉冲（10ns位宽），data范围是0~100，大于100会被限制为100。
2024-05-13 17:42:43
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原创 串口转axi主机总线接口
uart2axi_master_intf程序源码：/**************************************************** Module Name : uart2axi_master_intf * Engineer : Huangruigui* Target Device : * Tool versions : * Create Date :* Revision : v1.0* Description : ****************
2020-11-17 22:39:47
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原创 FPGA串口接收、发送数据处理模块
该模块处理接收到的数据，并对数据拼接，解析成读写位，地址，写数据。对axi_master读回来的数据进行处理，分成4byte数据经过串口发送都上位机。下面是该模块的顶层，包含两个子模块，接收处理模块、发送处理模块。/**************************************************** Module Name : byte_matching * Engineer : Huangruigui* Target Device : * Tool version
2020-11-11 22:43:34
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原创 串口发送接收程序源码
串口接收程序源码：/**************************************************** Module Name : uart_rx_logic * Engineer : Huangruigui* Target Device : * Tool versions : * Create Date :* Revision : v1.0* Description : ***************************************
2020-11-09 19:20:44
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原创 串口转axi_lite主机
Hello大家好，我是小黄。最近工作上师傅要我自己写一个uart转axi_master的模块。一开始想xilinx应该有现成的ip核可以调用，没想到查了一下只有axi_uart做从机的ip。无奈之下，只能自己写一个。现在该模块已经写好了，接下来我将给大家展示一下我的工程。...
2020-11-08 20:03:29
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空空如也
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