做一个优雅的美男子-CSDN博客

自己在外企工作的四年时间里，因为工作的划分很细微，所以自己熟悉的领域也仅仅只有很小的一部分。也是从这时候开始，让我真正的感觉到尊严被人踏在脚下，为了每个月的房贷，早上出门的时候，天是黑色的，晚上下班的时候，天还是黑色的……也许，可能困扰我两周的一个问题，与同事沟通也就需要一句话的功夫，领导给我们制定了详细的工作流程，让工作变得轻松了很多。接下来的一个月，自己也尝试了找工作，给家附近的公司投了很多简历，得到的反馈是自己的工作经验达不到要求，因为我在外企的工作不能被算入……聊聊我的职场过往，听听厕纸的半生。

2025-01-05 10:22:29 291 1

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2024-04-19 09:37:14 184

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2024-01-09 16:43:43 1046

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这篇文章让你必须了解AXI，通俗易懂，一看就懂！

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2023-07-19 20:10:08 1826

原创【System Verilog and UVM基础入门28】uvm sequence实战

uvm sequence项目中的应用。

2023-07-19 16:18:34 692

转载【System Verilog and UVM基础入门19】UVM_DISABLE_AUTO_ITEM_RECORDING用法说明

寄存器访问时首先会将uvm_reg_bus_op转换为自定义的xaction形式，之后通过调用start_item和finish_item完成xaction的发送.发送完成之后，通过bus_req.end_event.wait_on()等待交互结束.调试ral模型时，调用write函数对寄存器进行写操作，发现操作没有完成.driver中在get_next_item之后也调用了item_done.开始以为是ral模型中参数配置错误导致的，分析完代码之后没有发现问题.

2023-07-18 14:46:24 774

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