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RSS订阅原创 vivado 使用网表时报black box的CRITICAL WARNING或者ERROR怎么处理
当设计中包括加密IP时，导出EDIF时可以通过-security_mode来设定加密IP的网表的输出方式，默认的multifile选项是将加密网表单独导出，所以会得到多个EDIF网表；而all选项是将整个工程导出为一个网表。现在正在做芯片的FPGA原型验证，里边用到大量的RAM、FIFO和乘法器IP，开始时总是报这些IP为black box的严重警告或者直接报错，经过查手册，尝试，发现以下方式可以解决，记录如下。
2025-05-16 11:13:10
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转载 fork join中间语句为并行，begin end之间为顺序执行
主要思想如标题，具体见博verilog中的fork...join用法_fork join-CSDN博客
2023-09-07 15:30:23
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原创 约束、时序分析的概念
为了便于理解，举例说明。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。约束输入时间偏移，需要知道TINPUT，TINPUT为输入端的组合逻辑、网线和PAD的延迟之和，PAD的延时也根据器件型号也有典型值可选，但是到达输入端的组合逻辑电路和网线的延时就比较难以确定了，只能通过静态时序分析工具分析，或者通过底层布局布线工具量取，有很大的经验和试探的成分在里面。
2023-05-26 17:21:26
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原创 FPGA远程更新/远程调试的一种简单方法
树莓派板载了wifi和1G 网口，所以可以使用无线或者有线进行调试。对应于实际设备中，上面的代码很容易移植到新的嵌入式设备，也无需浪费时间和精力在FPGA上做远程更新的手段。PS：Jtag Pi不是必须得，只要树莓派的IO电平和FPGA电平标准兼容即可。
2023-05-24 11:06:05
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原创 基于 FPGA 的低成本、低延时成像系统
虽然上面的架构和最后的设计比较简单，但是调试起来还是很难得，只不过我写的比较简单，一旦出不来视频，重点按照最开始官方架构检查PCLK。该工程主要参考架构和架构中时钟域的处理，注意pCLK（像素时钟）和ACLK的走向。
2023-04-23 17:10:21
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转载 VIvado与Modelsim联合仿真，修改代码后不退出重新仿真
版权声明：本文为CSDN博主「lu-ming.xyz」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/lum250/article/details/119549034。Tips：熟练运用 restart、run 100us(时间与单位，可以为us，ns，ms)，quit等控制台命令。点击重新仿真或者输入restart命令。2. 选中修改后的源文件并右击编译。找到工程对应的library。Ise默认的库是work。
2023-04-10 16:02:37
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转载 【开源硬件】多功能FPGA-JTAG
目前国内AMD-Xilinx FPGA-JTAG主要有两种：一是官方开发板：二是新推出的smart lynq(速度及功能更强)：价格就劝退很大一部分人了：二是国产的，各种各样就不放图片了，国产的JTAG基本都是使用逆向Digilent的板载JTAG，使用FT232Hx或者FT2232Hx系列芯片+逆向的固件实现，但是最近FT232Hx和FT2232Hx价格“飞天”，所以我们今天玩点不一样的-逆向官方的开发板-使用FT4232Hx（兼容FT4232HQ和FT4232HL）实现一个多功能JTAG：整体就是FT4
2023-03-29 09:14:06
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空空如也
空空如也
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