看完verilog那些事儿(以前看过部分),写一个驱动7段数码管的.v(以前写过,并封装成IP核,不过是参照别人的),并用Modelsim仿真,验证(以前没有用过)。晚上写今天完成的成果!
转载于:https://www.cnblogs.com/Mrseven/archive/2011/10/16/2214006.html
看完verilog那些事儿(以前看过部分),写一个驱动7段数码管的.v(以前写过,并封装成IP核,不过是参照别人的),并用Modelsim仿真,验证(以前没有用过)。晚上写今天完成的成果!
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