山东大学数字逻辑实验3十进制数加法器（含原理图，管脚定义和结果实物图）

实验目的

（1）学习组合电路的设计方法；

（2）了解余三码的构成和十进制数加法器的构成和工作原理；

（3）熟悉 EDA 工具软件的使用方法。

实验设备及器件

（1）操作系统为 WINDOWS XP 的计算机一台；

（2）数字逻辑与计算机组成原理实验系统一台；

（3）4 位二进制并行加法器 74283 和六非门 7404。

实验内容及说明

本实验要求在掌握四位并行加法器 74283 使用方法和理解余 3 码运算法则的基础上，利用 4 位二 进制并行加法器 74283 和六非门 7404 设计一个用余三码编码的 1 位十进制数加法器，并通过发光二 极管显示加法结果。余三码编码的 1 位十进制数加法器原理图如图 3.6 所示，其中 A4-A1 和 B4-B1 为 两个余三码编码表示的加数，CIN 为低位来的进位，SUM4-SUM1 为余三码编码表示的和数，COUT 为向 高位的进位。

4、实验步骤

（1）原理图输入：根据图 3.6 电路，采用图形输入法在计算机上完成实验电路的原理图输入。 （2）管脚定义：根据图 3.1 硬件实验平台资源示意图和附录一 平台资源和 FPGA 引脚连接表完 成原理图中输入、输出管脚的定义。A1对应PIN_88，A2对应PIN_72，A3对应PIN_74，A4对应PIN_75，B1对应PIN_67,B2对应PIN_68，B3对应PIN_69。SUM1对应PIN_143，SUM2对应PIN_144，SUM3对应PIN_145，SUM4对应PIN_146。

（3）原理图编译、适配和下载：在 QuartusⅡ环境中选择 EP2C8Q208C8 器件，进行原理图的 编译和适配，无误后完成下载。

（4）加法器的调试： 根据余三码的运算规则，使用输入开关在余三码编码的 1 位十进制数加法 器的输入端赋值，观察输出和数 SUM 及向高位进位 COUT 的值是否正确。

实验结果

当输入全为0时，输出为1101，COUT为0，符合预期

当输入A2B2为1，其余为0，输出为0001，COUT为0，符合预期

当A2B2CIN为1，其余为0，输出为0010，COUT为0，符合预期：

当输入A1A3CIN为1，其余为0，输出为0011，COUT为0，符合预期：

波形图为：

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