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RSS订阅原创 Modelsim 仿真技巧&错误解决（1）
使用Modelsim仿真Quartus工程的时候，定义的ROM IP核可能会没有数据输出仔细查看Modelsim Transcrip信息可以发现：Modelsim找不到ROM定义的初始化文件，例如.mif文件打开IP核生成后的.v文件，可以看到这边对应的.mif文件仅有文件名，Modelsim仿真时会去工程目录下找该.mif文件，找不到才会导致无数据输出，报Error。
2024-04-08 19:46:52
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design_top.v
简单的命令解析模块verilog设计。
1:支持rst复位信号的控制，当rst为高电平时进行复位的操作，当rst为低电平的时候模块开始准备工作。
2:支持cmd_en使能配置，当使能信号为低电平时不工作，当使能信号为高电平时才开始工作。
3：能按照表1所给出的命令头完成正确的命令解析并重新对命令进行编码，也就是命令参数应该按照重新编码的部分来定义。
2020-06-22
空空如也
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