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RSS订阅原创 vivado ila烧录完之后检测不到
原因是dbg_hub的clk异常，需要用一个free running colock。添加debug信号保存之后vivado会自动选择一个设计中的时钟作为dbg_hub的clk，自动选择的clk有问题的话可以在xdc文件里修改，重新选择一个时钟。dbg_hub将多个ila code与jtag连在一起，手动选择时钟的时候可以选择所有ila code中频率最高的时钟作为dbg_hub的clk。
2024-07-08 11:19:49
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原创 超声小知识1
相控阵80个阵元的话，发射孔径的中心位置一般在中心阵元，深度浅，孔径小，深度深，孔径大。如pw模式，取样线移到左右两边，孔径中心还是在40、41阵元之间。焦点深度浅，孔径较小，通道之间的延时差较大，超声波夹角小；焦点深度深，孔径较大，通道之间的延时差较小，超声波夹角大。
2024-03-13 11:57:21
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原创 cordic算法verilog实现求模
判断方法有两种，一是可以通过θ角度判断（θ是坐标点与x轴的夹角），如果θ大于0，则在第一象限，θ小于0，则在第四象限；二是判断Y，Y大于0在第一象限，Y小于0在第四象限（因为第一步已经将x旋转到x>0的象限了）；进行cordic之前需要先把第二、第三象限的坐标旋转90°分别旋转到第一象限和第四象限（即需要旋转到x>0的象限），如果只求模不求相位角的话会更简单一些，直接对x取绝对值之后进行codic运算即可。① 将坐标(x,y)旋转90°到第一象限得到(X0,Y0)=(y,-x)如果θ>0或者Y>0，
2023-04-21 11:05:36
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原创 FPGA小白学习之路——调用rom
在这次小测试中使用的是Xilinx的ise软件 1、调用rom，并且将*.coe文件初始化进rom里 2、编写顶层模块rom_top.v 将rom例化进rom_top.v里面module rom_top( input wire clk, input wire rst_n, input ...
2018-08-12 12:11:28
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空空如也
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