Cache控制器设计
一、 实验目的
(1) 认识和掌握Cache控制器的原理及其设计方法;
(2) 掌握Cache控制器的实现方法,代码实现方法。
二、实验内容
本实验要求采用直接相联地址变换,实现Cache(数据Cache)及其地址变换逻辑(也叫Cache控制器)。CPU从Cache读数据,读到就送CPU,若读不到,还必须考虑先从主存中读取数据,然后再将数据写到Cache中,之后,将数据送往CPU;其次,还要考虑CPU修改Cache和存储器数据的情况。
说明:CLK为系统时钟(用于计数器计数控制等操作),CLR为系统总清零信号(清区表存储器、计数器),WCT为写Cache区表存储器信号,AB31..AB0为CPU访问内存的地址(地址总线),RD(为0,读)为Cache的读信号,CMWr(为1,写)为Cache和主存的写信号,MRd(为0,读)为主存的读信号,CA17..CA0为Cache地址,MD31..MD0为主存与Cache的数据传送线,D31..D0为Cache和CPU的数据传送线,LA3...LA0为块内地址。