比特张-CSDN博客

原创异构多处理系统概念理解——以ZYNQ MPSOC为例

一、起源人类进入到信息时代后，生产出越来越多的数据，对数据的处理需求促进了计算设备或计算系统的不断发展。*从单核通用处理器说起，在单核处理器中，一条指令通常需要分为多步来执行，例如经典的MIPS五级流水线，一条指令的生命周期分为“取指->译码->执行->访问->写回”。并且指令都是串行执行的，只有一条指令执行完之后才会执行下一条指令，虽然后来出现更为先进的指令分支预测、乱序发射，但在宏观的用户代码层面上指令依然是顺序地、一条一条地、一步一步的运行。摘自：http://w

2021-01-14 17:55:02 1836

原创 Xilinx FPGA视频处理常见问题：为什么axis_vid_out模块无法锁定

一、前言axis_vid_out模块用于将axis视频数据流和VTC视频时序信号对齐，输出成native video视频时序+数据信号。通常来说，在FPGA内部处理视频一般使用axis总线进行，因为axis内的视频数据没有消隐时间，有更高的数据密度，可以处理更高分辨率的视频，当然处理完成后可能需要转回native video视频数据，但在使用axis_vid_out模块进行转换时常见到无法锁定的情况二、锁定的过程axis_vid_out模块实现axis转native video输出本质上是将ax

2021-01-06 11:19:57 2673

原创 MATLAB调用C函数

在MATLAB中是可以调用C函数库的，但是要先配置好环境、编译器，并编写一个接口函数对接C和MATLAB。此mex功能的作用在与可以轻易调用现成的C函数库，或者将低效耗能的部门MATLAB代码改写为C代用。安装C编译器MATLAB本身是无法编译C语言的，需要其他编译器的支持。这里使用的的MinGW-w64，注意：MATLAB版本需要与MinGW-w64版本对应。MATLAB社区中的介绍：https://ww2.mathworks.cn/matlabcentral/fileexchan.

2020-10-26 09:04:58 2122 1

原创 XILINX的INTC软核使用

一、有啥用 INTC是一个软核，可以捕捉PL端外设的多个中断，并输出一个中断至CPU。INTC支持支持级联，能在系统中有非常多的外设而CPU中断接口不足时发挥作用。二、SDK例程吐槽在xilinx的SDK中有相关外设、IP的例程，加快了开发速度。然而不得不吐槽的是INTC的例程不够完善。INTC例程中并未提及GIC的初始化，并且SDK不会自动生成INTC在GIC上的中断号，需要自己通过手册（例如UG1085）获得该中断号，此部分对开发的误导较大，让人误以为不需要设置GIC中断。并且...

2020-08-18 09:18:06 2290 8

转载【转】Video in to AXI4-Stream 注意事项

在仿真时，Video in to AXI4-Stream总是无输出，看了这篇文章终于解决了！video in接口的blank信号无输入时应该手动置低，不然会无输出（但是在板上跑的时候貌似悬空是没问题的）。原文：https://blog.csdn.net/smile_5me/article/details/1027151401、这个ip的overflow和underflow在实际的过程中...

2020-04-27 14:17:29 2539

原创一种modelsim+matlab的FPGA图像处理仿真方法

一、基本结构使用modelsim工具，调用Verilog的系统函数，将图像数据读入testbench的memory组。在处理后调用系统函数将数据保存成文件。这些系统函数是不可综合成硬件的，仅用于仿真测试。图像数据需要使用matlab生成，因为普通图片是进行过压缩储存的，需要把图片还原成原始rgb或ycrcb数据流。同理处理完保存的图片原始数据需要用matlab进行处理，转换成可用于显示的图片格...

2020-04-16 17:33:43 1972

原创 AXI4_stream to video out测试

一.概述在Xilinx中的视频数据经常使用AXI4_stream总线传输，同时Xilinx提供了AXI4_stream to video out IP核，可以将AXI4_stream中的视频流转换输出到普通的dvp视频时序输出。AXI4_stream to video out 模块需要输入视频数据信号和视频时序信号，vtiming_in连接至vtc模块，video_in接口是a...

2020-02-24 21:35:41 4710

原创 HDMI中的视频时序分析

一、前言：建立层次观念　　说到时序，我们首先想到的例子是IIC、SPI、串口等接口的例子，以我们之前的理解，时序就是传输线上电平随时间变化的顺序。但是但是但是！，在HDMI这里，我们应该建立一个新的观念：即时序不一定对应到物理层：即传输线上。这是怎么回事？且看：　　因为HDMI的协议中，对传输的信息进行了编码，即TMDS编码，目的是使传输线上电平的跳变更小，从而达到减少干扰、增强传输可靠性...

2019-09-22 00:19:06 18299 2

原创串口（UART）接收模块-verilog实现-VCS仿真

一、要点参考上一篇发送模块https://blog.csdn.net/a1254484594/article/details/100190162二、实现1.架构：使用有限状态机实现，主要包含两部分：数据采样、状态转移。数据采样一般在每个数据位的中间采样，因为此时离上升沿或下降沿最远。状态机可定义11个状态，对应到一帧数据中，依照时间顺序为：WAIT等待起始位状态，STARD起始...

2019-09-09 22:14:24 1559

原创串口（UART）发送模块-verilog实现-VCS仿真

一、要点1.结构：TTL电平的串口由两条信号线连接，一条为接收端RX，另一条为发送端TX。UART是一种无时钟线的串行接口，接线简单。2.时序：即信息流动的时间顺序。下图是串口的时序图。串口数据按帧发送，帧内的数据位、检验位、停止位是可配置的，一般情况下，数据位为8位，无检验位，停止位为1位，一帧数据则包含1+8+0+1=10位（bit）。空闲状态下，总线...

2019-09-02 12:15:39 3573 2

原创 microchip dsPIC33 IC3D仿真，“目标器件未准备好调试”问题

可以下载程序，但调试时出现如下图错误时原因主要有以下三点：一、代码保护配置错误，应关闭代码保护功能，如下二、PGC/PGD端口选择错误，应根据硬件电路连接进行配置三、位配置没有生效位配置设置完后点击“输出生成源代码”，复制粘贴到configuration_bits.c文件其他错误原因推荐阅读相关调试器指南如《ICD3调试指南(MPLAB-X)》，以及《M...

2019-02-13 22:10:50 1958 1

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