【原创】Libero v9.1下使用testbench_Detective_ALong_新浪博客

1、在SmartDesign中新建HDL Stimulus File , 取名testbench.v（尽量使用这个名字）。在Design Explorer->User Files->Stimulus Files中会发现这个文件。

 

2、以一下格式编写testbench：

`timescale 1 ns/ 1 ns

   module testbench;

测试变量...

待测Verilog模块...

initial块...

always块...

assign...

  endmodule

3、在Design Explorer->Hierarchy中找到顶层模块名，右击选择Organize Stimulus，在Stimulus files in the project中发现testbench.v，将其添加到Associated files中；

4、在菜单栏中选择Project->setting，选择Simulation，按下图方式操作

其中，Top level instance name in the testbench中为testbench.v中要仿真的模块实例名。

5、在project flow中选择Simulation(ModelSim图标)即可。