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RSS订阅转载 RGB转YUV的verilog实现和验证
参考https://www.cnblogs.com/lunix/archive/2011/07/31/rgb2yuv_design_verification.html
2019-05-05 11:11:12
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原创 Verilog中的有符号数和无符号数
verilog符号数问题主要涉及【常数】、【变量】、【运算符】。一、整型数1、十进制数普通十进制数一律被认为是有符号数，如32 //有符号数-15 //有符号数2、基数格式的表示法基数格式表示情况下，数的符号要明确声明，如8'sh51 //8位有符号数010100016'so72 //6位有符号数111010，即十进制数下的-6 对于未声明符号位的，按无符号数处理4'd2...
2018-12-17 21:35:26
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转载 Altera FIFO IP核时序说明
大多数参考书中对FIFO的实验往往仅仅给出IP核的调用方法、verilog例程，对于IP核的时序解释涉及甚少。下面链接中的文章对FIFO IP核时序给出了详细的说明。https://www.cnblogs.com/rouwawa/p/7066635.html...
2018-11-19 20:40:03
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转载 同余理论
转自https://www.zybang.com/question/427ba396e2e17ef7a1d31866bf0d854d.html同余理论同余,是极具有思想方法意义的.这个需要反思运用体会的.可以做很深入的解释,及推广.这是我以前的回答,对于一组整数Z,Z里的每一个数都除以同一个数m,得到的余数可以为0,1,2,…m-1,共m种.我们就以余数的大小作为标准将Z分为m类.每一类都...
2018-11-05 16:52:58
1081
转载 verilog中case、casez、casex的区别
http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html
2018-10-25 15:35:53
6289
转载 STM32 ARPE寄存器，影子寄存器
转载：http://www.openedv.com/posts/list/59125.htm这个细节点遇到了也有疑问，过后就忘了，刚查了一下网络资料如下
2018-09-19 15:54:33
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空空如也
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