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RSS订阅原创 脉动阵列算法
附上代码：PE：module PE_module(CLK,RSTn,W,XIN,PEIN,XOUT,PEOUT);parameter DATAWIDTN = 8;input CLK;input RSTn; input [ DATAWIDTN - 1 : 0 ] XIN...
2021-11-26 11:27:54
2432
1
原创 4位CLA
上代码：module parallel_adder(a,b,cin,s,cout); parameter N=4; input wire [N-1:0]a; input wire [N-1:0]b; input wire cin; output wire [N-1:0]s; output wire cout; wire [9:0]d; wire [2:0]c; wire [3:0]p; wire [3:0]g; ...
2021-11-26 11:13:00
317
原创 32位CLA
上代码：//一位全加器module adder(X,Y,Cin,F,Cout); input X,Y,Cin; output F,Cout; assign F = X ^ Y ^ Cin; assign Cout = (X ^ Y) & Cin | X & Y;endmodule/******************4位CLA部件************************/module CLA(c0,c1,c2,c3,c4,p1,p2,p3,p4...
2021-11-26 11:11:33
336
原创 序列检测功能的时序电路(verilog 01110)
上代码：module timecheck(CLR,CLK,A,B,Z);input CLR,CLK,A,B;output Z;reg Z;wire [1:0]DATA_IN;reg [3:0]STATE;parameter state_idle = 4'b00x0, state_match1 = 4'b0000, state_match2 = 4'b0001, state...
2021-11-26 11:07:24
783
原创 数据转换器
老师布置的作业：这道题挺简单，过程就不赘述了，上代码：module data_translate(reset_n,start,clk,data_in,byte,data_o,data_en);input reset_n;input start;input clk;input [7:0]data_in;input byte;output [7:0]data_o;output data_en; reg [7:0]data_o;reg data_en;always @(posedge cl...
2021-11-26 10:48:54
289
PEKING.rar
2019-05-30
空空如也
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