脉动阵列算法

最新推荐文章于 2022-03-30 11:45:34 发布
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分类专栏： verilog 文章标签： verilog
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本文链接：https://blog.csdn.net/a60926199/article/details/121555959
版权

 

 

附上代码：

 PE：

module PE_module(CLK,RSTn,W,XIN,PEIN,XOUT,PEOUT);

parameter DATAWIDTN = 8;
input                                     CLK;
input                                   RSTn;    
input    [ DATAWIDTN - 1 : 0 ]               XIN;
input    [ DATAWIDTN - 1 : 0 ]            W;
input   [ DATAWIDTN * 2 - 1 : 0 ]          PEIN;
output   [ DATAWIDTN - 1 : 0 ]               XOUT;                                     
output   [ DATAWIDTN * 2 - 1 : 0 ]          PEOUT;
reg      [ DATAWIDTN - 1 : 0 ]               XOUT;                                     
reg      [ DATAWIDTN * 2 - 1 : 0 ]          PEOUT;

always @ ( posedge CLK or negedge RSTn )
begin
    if (!RSTn)
    begin
        XOUT <= 0;
        PEOUT <= 0;        
    end
    else 
    begin
        XOUT  <= XIN;
        PEOUT <= PEIN+XIN*W;
    end
end

endmodule

Systolic_Array：

module Systolic_Array(CLK,RSTn,W00,W01,W02,W03,W10,W11,W12,W13,W20,W21,W22,W23,W30,W31,W32,W33,XIN0,XIN1,XIN2,XIN3,PE03_OUT,PE13_OUT,PE23_OUT,PE33_OUT);
    parameter DATAWIDTN = 8;
    input                            CLK,RSTn;
    input    [ DATAWIDTN - 1 : 0 ]       XIN0,XIN1,XIN2,XIN3;
    output   [ DATAWIDTN * 2 - 1 : 0 ] PE03_OUT,PE13_OUT,PE23_OUT,PE33_OUT;
    input    [ DATAWIDTN - 1 : 0 ]   W00,W01,W02,W03,W10,W11,W12,W13,W20,W21,W22,W23,W30,W31,W32,W33;
                                     
    wire     [ DATAWIDTN - 1 : 0 ]      XOUT00_10,XOUT10_20,XOUT20_30,XOUT30_OUT,
                                     XOUT01_11,XOUT11_21,XOUT21_31,XOUT31_OUT,
                                       XOUT02_12,XOUT12_22,XOUT22_32,XOUT32_OUT,
                                     XOUT03_13,XOUT13_23,XOUT23_33,XOUT33_OUT;                                     
    wire     [ DATAWIDTN * 2 - 1 : 0 ]      PE00_01,PE01_02,PE02_03,PE03_OUT,
                                         PE10_11,PE11_12,PE12_13,PE13_OUT,
                                         PE20_21,PE21_22,PE22_23,PE23_OUT,
                                         PE30_31,PE31_32,PE32_33,PE33_OUT;

PE_module PE00(.CLK(CLK),.RSTn(RSTn),.W(W00),.XIN(XIN0),     .PEIN(0),        .XOUT(XOUT00_10), .PEOUT(PE00_01));
PE_module PE10(.CLK(CLK),.RSTn(RSTn),.W(W10),.XIN(XOUT00_10),.PEIN(0),        .XOUT(XOUT10_20), .PEOUT(PE10_11));
PE_module PE20(.CLK(CLK),.RSTn(RSTn),.W(W20),.XIN(XOUT10_20),.PEIN(0),        .XOUT(XOUT20_30), .PEOUT(PE20_21));
PE_module PE30(.CLK(CLK),.RSTn(RSTn),.W(W30),.XIN(XOUT20_30),.PEIN(0),        .XOUT(XOUT30_OUT),.PEOUT(PE30_31));

PE_module PE01(.CLK(CLK),.RSTn(RSTn),.W(W01),.XIN(XIN1),     .PEIN(PE00_01),.XOUT(XOUT01_11), .PEOUT(PE01_02));
PE_module PE11(.CLK(CLK),.RSTn(RSTn),.W(W11),.XIN(XOUT01_11),.PEIN(PE10_11),.XOUT(XOUT11_21), .PEOUT(PE11_12));
PE_module PE21(.CLK(CLK),.RSTn(RSTn),.W(W21),.XIN(XOUT11_21),.PEIN(PE20_21),.XOUT(XOUT21_31), .PEOUT(PE21_22));
PE_module PE31(.CLK(CLK),.RSTn(RSTn),.W(W31),.XIN(XOUT21_31),.PEIN(PE30_31),.XOUT(XOUT31_OUT),.PEOUT(PE31_32));

PE_module PE02(.CLK(CLK),.RSTn(RSTn),.W(W02),.XIN(XIN2),     .PEIN(PE01_02),.XOUT(XOUT02_12), .PEOUT(PE02_03));
PE_module PE12(.CLK(CLK),.RSTn(RSTn),.W(W12),.XIN(XOUT02_12),.PEIN(PE11_12),.XOUT(XOUT12_22), .PEOUT(PE12_13));
PE_module PE22(.CLK(CLK),.RSTn(RSTn),.W(W22),.XIN(XOUT12_22),.PEIN(PE21_22),.XOUT(XOUT22_32), .PEOUT(PE22_23));
PE_module PE32(.CLK(CLK),.RSTn(RSTn),.W(W32),.XIN(XOUT22_32),.PEIN(PE31_32),.XOUT(XOUT32_OUT),.PEOUT(PE32_33));

PE_module PE03(.CLK(CLK),.RSTn(RSTn),.W(W03),.XIN(XIN3),     .PEIN(PE02_03),.XOUT(XOUT03_13), .PEOUT(PE03_OUT));
PE_module PE13(.CLK(CLK),.RSTn(RSTn),.W(W13),.XIN(XOUT03_13),.PEIN(PE12_13),.XOUT(XOUT13_23), .PEOUT(PE13_OUT));
PE_module PE23(.CLK(CLK),.RSTn(RSTn),.W(W23),.XIN(XOUT13_23),.PEIN(PE22_23),.XOUT(XOUT23_33), .PEOUT(PE23_OUT));
PE_module PE33(.CLK(CLK),.RSTn(RSTn),.W(W33),.XIN(XOUT23_33),.PEIN(PE32_33),.XOUT(XOUT33_OUT),.PEOUT(PE33_OUT));
endmodule

Systolic_Array_tb：

`timescale 1ns / 1ps
module Systolic_Array_tb();

parameter DATAWIDTN = 8;
reg                                     CLK,RSTn;
reg      [ DATAWIDTN - 1 : 0 ]        XIN0,XIN1,XIN2,XIN3;
reg      [ DATAWIDTN - 1 : 0 ]        W00,W01,W02,W03,
                                     W10,W11,W12,W13,
                                     W20,W21,W22,W23,
                                     W30,W31,W32,W33;                                     
wire     [ DATAWIDTN - 1 : 0 ]           XOUT00_10,XOUT10_20,XOUT20_30,XOUT30_OUT,
                                     XOUT01_11,XOUT11_21,XOUT21_31,XOUT31_OUT,
                                     XOUT02_12,XOUT12_22,XOUT22_32,XOUT32_OUT,
                                     XOUT03_13,XOUT13_23,XOUT23_33,XOUT33_OUT;                                     
wire     [ DATAWIDTN * 2 - 1 : 0 ]      PE00_01,PE01_02,PE02_03,PE03_OUT,
                                     PE10_11,PE11_12,PE12_13,PE13_OUT,
                                     PE20_21,PE21_22,PE22_23,PE23_OUT,
                                     PE30_31,PE31_32,PE32_33,PE33_OUT;

Systolic_Array tb_Systolic_Array(CLK,RSTn,W00,W01,W02,W03,W10,W11,W12,W13,W20,W21,W22,W23,W30,W31,W32,W33,XIN0,XIN1,XIN2,XIN3,PE03_OUT,PE13_OUT,PE23_OUT,PE33_OUT);

initial CLK = 0;
always  #5 CLK = ~ CLK;

initial     
begin
    CLK  =1'b1;
    RSTn =1'b1;
    
    XIN0 = 101;
    XIN1 = 0;
    XIN2 = 0;
    XIN3 = 0;
    W00     = 1;
    W01     = 2;
    W02     = 3;
    W03     = 4;
    W10     = 5;
    W11     = 6;
    W12     = 7;
    W13     = 8;
    W20     = 9;
    W21     = 10;
    W22     = 11;
    W23     = 12;
    W30     = 13;
    W31     = 14;
    W32     = 15;
    W33     = 16;    
    #10     
    XIN0 = 102;
    XIN1 = 113;
    XIN2 = 0;
    XIN3 = 0;
    #10     
    XIN0 = 103;
    XIN1 = 114;
    XIN2 = 125;
    XIN3 = 0;
    #10     
    XIN0 = 104;
    XIN1 = 115;
    XIN2 = 126;
    XIN3 = 137;
    #10     
    XIN0 = 105;
    XIN1 = 116;
    XIN2 = 127;
    XIN3 = 138;
    #10     
    XIN0 = 106;
    XIN1 = 117;
    XIN2 = 128;
    XIN3 = 139;
    #10     
    XIN0 = 107;
    XIN1 = 118;
    XIN2 = 129;
    XIN3 = 140;
    #10     
    XIN0 = 108;
    XIN1 = 119;
    XIN2 = 130;
    XIN3 = 141;
    #10     
    XIN0 = 109;
    XIN1 = 120;
    XIN2 = 131;
    XIN3 = 142;
    #10     
    XIN0 = 110;
    XIN1 = 121;
    XIN2 = 132;
    XIN3 = 143;
    #10     
    XIN0 = 111;
    XIN1 = 122;
    XIN2 = 133;
    XIN3 = 144;
    #10     
    XIN0 = 112;
    XIN1 = 123;
    XIN2 = 134;
    XIN3 = 145;
    #10     
    XIN0 = 0;
    XIN1 = 124;
    XIN2 = 135;
    XIN3 = 146;
    #10     
    XIN0 = 0;
    XIN1 = 0;
    XIN2 = 136;
    XIN3 = 147;
    #10     
    XIN0 = 0;
    XIN1 = 0;
    XIN2 = 0;
    XIN3 = 148;
    #10     
    XIN0 = 0;
    XIN1 = 0;
    XIN2 = 0;
    XIN3 = 0;
end
endmodule

上面代码格式调整不了，例化程序那里往前靠靠。

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专栏目录
用于MIMO-OFDM系统QR分解的分布式脉动阵列处理算法.pdf
08-10
#资源达人分享计划#
采用FPGA实现脉动阵列
10-19
微电子学的发展彻底改变了计算机的设计：集成电路技术增加了能够安装到单个芯片中的元器件数目及其复杂度。因此，采用这种技术可以构建低成本、专用的外围器件，从而迅速地解决复杂的问题。
基于脉动阵列的卷积计算模块硬件设计
10-15
针对FPGA实现卷积神经网络中卷积计算的过程中，高并行度带来长广播、多扇入/扇出的数据通路问题，采用脉动阵列来实现卷积神经网络中卷积计算模块，将权重固定到每个处理单元中，并按照输入和输出特征图的维度来设置脉动阵列的大小，最后通过Vivado高层次综合实现卷积计算模块的硬件设计。实验结果表明，本设计在实现1级流水化时序要求的同时，具有较低的资源占用和良好的扩展性。
Matlab代码verilog-ece5760_website:ece5760_website
05-27
Matlab代码verilog ECE 5760：纸牌识别 介绍 对于ECE 5760的最终项目，我们从，并建立了一个识别纸牌上字母数字字符的系统-但无需使用OpenCV。 该项目旨在成为在DE1-SoC板上实现自动二十一点播放器的第一步。 我们之所以选择这个项目，是因为我们希望结合DE1-SoC板的独特功能，并实施一个涉及计算机视觉，并行化和用户交互的项目。 我们的项目实现分布在FPGA和HPS上，它们使用Qsys中实例化的并行I / O端口相互通信。 我们分阶段实施该项目，首先从MATLAB实现开始，然后将逻辑移植到C，最后在Verilog中实现某些部分。 这有助于测试，调试和基准化我们的实施。 概述 我们的项目使用DE1-SoC板上的FPGA和HPS来实现纸牌的字符识别算法。 除板子外，我们的硬件还包括一个NTSC子弹摄像头，该摄像头向下朝黑色背景，还有一个木制平台，用于安装摄像头。 由于相机分辨率低，我们使用的纸牌是较大的打印纸牌，并且我们需要较大的字符才能实现准确的字符识别。 来自摄像机的视频流被输入到FPGA，然后以图像捕获的形式存储在存储器中。 VGA子系统访问此存储器以
TPU中的脉动阵列及其实现
weixin_30462049的博客
06-11 1669
深度学习飞速发展过程中，人们发现原有的处理器无法满足神经网络这种特定的大量计算，大量的开始针对这一应用进行专用芯片的设计。谷歌的张量处理单元（Tensor Processing Unit，后文简称TPU）是完成较早，具有代表性的一类设计，基于脉动阵列设计的矩阵计算加速单元，可以很好的加速神经网络的计算。本系列文章将利用公开的TPU V1相关资料，对其进行一定的简化、推测和修改，来实际...
823A - 脉动阵列计算机
weixin_34396103的博客
08-23 426
脉动阵列计算机（systolic array computers） 　　一种阵列结构的计算机。脉动意即其工作方式和过程犹如人体血液循环系统的工作方式和过程。在这种阵列结构中，数据按预先确定的“流水”方式在阵列的处理单元间有节奏地“流动”。在数据流动的过程中，所有的处理单元同时并行地对流经它的数据进行处理，因而它可以达到很高的并行处理速度。同时，预先确定的数据流动模式使数据从...
基于脉动阵列的矩阵乘法加速（FPGA）
m0_50735735的博客
03-30 7211
基于脉动阵列的矩阵乘法加速（FPGA） ​ 原本准备做FADDEV求逆矩阵算法的FPGA实现，其中有一个概念挺吸引人，就是：脉动阵列。 1、脉动阵列 ​ 先来讲讲脉动阵列的概念，脉动阵列其实是一种处理单元的结构。数据同步流过，能够减小降低重复访问，调高处理效率和资源消耗。 ​ 其实这是个比较旧的概念了，1982就有学者提出了。18年谷歌提出的TPU（Tensor Processing Unit）让这个概念回到大众视野，通过脉动阵列可以设计完成矩阵乘法和卷积的操作。今天先讲讲矩阵乘法的实现。 2、脉动阵列结构
基于 FPGA 的高级数字电路设计（5）基于 PE 的脉动阵列设计
新芯设计的博客
10-06 4644
基于 FPGA 的高级数字电路设计（5）基于 PE 的脉动阵列设计
脉动阵列
anpingbo的专栏
03-29 1万+
脉动阵列是一个比较古老的概念，早在1982年就有了，可是，最近google的TPU采用了这个结构，脉动阵列又火了起来。我也是从今年新入职了一家公司后才接触到的，对比之前自己设计的AI架构，脉动阵列确实有很多优势。所以本文从传统AI计算架构和脉动阵列的对比来说明脉动阵列的设计方法和优势。 卷积运算 在正式介绍AI硬件架构前，简单讲一下卷积运算。因为卷积运算在CNN中发挥着重要作用，...
FPGA 脉动阵列的设计
热门推荐
kebu12345678的博客
02-11 1万+
http://archive.ednchina.com/bbs.ednchina.com/BLOG_ARTICLE_3017115.HTM 一：定义 脉动阵列：数据流同步流过相邻的二维阵列单元的处理器结构，一般不同方向流过不同数据。如下图： 二维不同数据在同一时钟下依次输入每个处理单元，而后完成乘法并存在其寄存器中。 二：举例
rsa.rar_mpz_millerrabin_rsa_脉动阵列
09-24
RSA 加解密硬件快速实现算法，基于脉动阵列
EDA/PLD中的采用FPGA实现脉动阵列
12-10
我们也致力于将流水线技术作为在硬件中实现这些算法的通用手段。借助于流水线技术，输入和输出之间的处理可以同时进行，因此，总的执行时间变得最小。在流水线的每一阶段上，采用流水线技术外加多处理技术能够获得...
论文研究-脉动阵列变换的搜索策略及自动化算法.pdf
07-22
对于多重循环中，当内层迭代的上下界为外层迭代的仿射函数时，介绍了搜索脉动变换的一个优化策略和相应的自动化算法。
基于QR-RLS脉动阵列的非线性功放建模
02-20
在宽带通信系统中,功率放大器...采用Hamm erste in模型预测实际宽带发射机的记忆效应,并用脉动阵列的QR-RLS算法实现了快速高效的参数提取,不仅具有良好数值稳定性、减小了运算量和数据存储空间,而且易于在FPGA中实现。
基于脉动阵列的HEVC8×8整数DCT变换的设计与实现
10-16
文章基于脉动阵列实现HEVC（High Efficiency Video Coding）中8×8的整数DCT（Discrete Cosine Transform）变换，改进通常使用的蝶型算法。整体架构基于脉动阵列的思想,并采用中间值数据重组的设计，使得变换模块可...
论文研究-基于脉动阵列的HMMer加速系统.pdf
09-08
提出了一种基于FPGA的可以适应P7Viterbi的数据依赖特性的基于脉动阵列的并行运算结构，采用自动重算机制来解决阻碍计算并行的回边问题。在FPGA中通过并行流水技术实现的加速系统能够有效地提高HMMer的运算效率。实验...
Matlab代码生成fpga-HLS_designs:Cholesky，LU和QR分解的脉动阵列实现
05-28
使用HLS进行Cholesky，LU和QR分解的脉动阵列实现 开始吧 环境 Ubuntu 16.04.5 LTS Xilinx Vivado HLS v2017.4 Matlab R2017a 目录树 在每个设计文件夹中，这是： |-- Design_Folder/ |- common/ |- model4x4/ |- ...
算法引论：一种创造性方法.[美]Udi Manber(带详细书签).pdf
04-23
12.4.1 阵列上的排序 12.4.2 排序网络 12.4.3 在树中查找第k个最小元素 12.4.4 网孔上的矩阵乘法 12.4.5 超立方体中的路由 12.5 脉动计算 12.5.1 矩阵与向量相乘 12.5.2 卷积问题 12.5.3 序列的比较 12.6 ...
改进的蒙哥马利算法及其模乘法器实现 (2008年)
06-14
通过分析Walter等学者对蒙哥马利算法的研究成果，得到运算精简基2-MMM算法，实现基于运算精简算法的线性脉动阵列模乘法器。在验证改进算法正确性后，对模乘法器进行功能仿真和综合。用TSMC0.18μm标准单元库综合，...
vivado hls实现脉动阵列
最新发布
05-20
脉动阵列是一种基于超声波的成像技术，它利用超声波在不同介质中的传播速度不同来获取被成像物体的信息。要在Vivado HLS上实现脉动阵列，需要进行以下步骤： 1. 编写C语言代码，实现脉动阵列算法。这个算法需要涉及到超声波信号的发射、接收、信号处理和图像重建等过程。 2. 将C语言代码转换成HLS可识别的格式。可以使用Vivado HLS自带的C to RTL工具将C代码转换成RTL代码。 3. 在Vivado HLS中进行优化和调试。可以使用HLS提供的各种优化指令和工具，如循环展开、流水线、数据复用等，来提高设计的性能和效率。 4. 将HLS生成的RTL代码导入到Vivado中进行综合、布局和时序分析，生成最终的FPGA设计文件。 需要注意的是，脉动阵列算法比较复杂，需要对HLS的性能和资源占用进行充分的评估和优化，才能得到满足实际需求的设计。

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