FPGA 经典题
1.12小时制时钟
module top_module(
input clk,
input reset,
input ena,
output pm,
output [7:0] hh,
output [7:0] mm,
output [7:0] ss);
reg [7:0] dhh,dmm,dss;
reg [2:0] enable;
wire load;
BCD60 B0(clk,reset,enable[0],
原创
2021-08-23 23:20:26 ·
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