2018年11月_战斗机上的飞行员

12月 11月 10月

原创 FINN（大结局）参考文献

该项目主要参考以下的文献[1] H. Alemdar, N. Caldwell, V. Leroy, A. Prost-Boucle, and F. P´etrot. Ternary Neural Networks for Resource-Efficient AI Applications. CoRR, abs/1609.00222, 2016.[2] R. Andri, L. Cavige...

2018-11-24 21:06:29 1106 1

原创 FINN（六）总结

再次，简单的对FINN进行一下总结与归纳。最近提出了一种用于图像分类的BNN，该工作证明了其高性能实现的前景。它们特别适合于FPGA实现，因为参数可以完全适用于OCM，而且算法得到了简化，从而实现了高计算性能。提出的可参数化数据流体系结构和优化（parameterizable dataflow architecture and optimizations），更好的解决了分类速率、最小的功耗和延迟...

2018-11-24 20:57:50 703 1

原创 FINN（五）实验评估

5. 实验评估5.1 实验配置为了评估FINN，我们创建了一个原型，加速BNN推理MNIST15,CIFAR-1013和裁剪SVHN18的图像数据集。每个原型结合了BNN拓扑和不同的用例场景。我们考虑了三种不同的BNN拓扑来对数据集进行分类如下:1）SFC和LFC是三层全连接的网络拓扑，用于对MNIST数据集进行分类，使用不同数量的神经元来证明计算的准确性权衡(3.2节)。SFC每层256个...

2018-11-24 20:41:13 1239

原创 Zynq开发简述

1 Zynq的开发四种方式纯PL开发，纯PS开发（helloworld），PS+PL（无操作系统，跑裸跑程序），PS+PL（跑操作系统）。1.1 纯PL开发这个和一般的xilinx的FPGA没有很大的区别。1.2 纯PS开发典型的就是helloworld工程，一种是传统的arm的方式。还一种就是xilinx方法，这个是生成一个elf文件，这个elf文件包括了硬件配置信息（x...

2018-11-20 14:27:36 1369 2

原创 FINN（四）FINN的架构和优化

可重构逻辑的BNN结构我们采用了异构流式架构，如图Figure 2所示。我们为给定的拓扑构建自定义架构，而不是在固定架构之上调度操作。独立的计算引擎专用于每个层，通过片上数据流进行通信。一旦前一计算引擎开始产生输出，每个计算引擎就开始计算。此外，由于BNN的紧凑模型尺寸，所有神经网络参数都保存在片上存储器中。这避免了对磁盘存储器的大多数访问，通过重叠计算和通信最小化延迟（完成对一个图像进行分类...

2018-11-13 22:02:17 2062 2

原创 FINN（三）BNN在FPGA上的准确性和峰值性能

使用Roofline估算性能为了估计和比较BNN性能与固定点CNN，我们使用了一个roofline模型[29]，它考虑了存储器带宽，峰值计算性能和算术强度（读取或写入的oﬀ-chip存储器的每个字节执行的数学运算的数量）。对于特定算术强度，roofline曲线与垂直线的交点给出理论峰值性能点，其可以是计算约束，也可以是存储器约束。我们考虑流行的AlexNet [14]的二值化和8位固定点[2...

2018-11-12 22:32:50 2530 1

原创 FINN（二）CNN，BNN及其硬件实现的背景知识

CNN这项工作的重点是监督学习，其目标是找到一个函数g（xi），它近似于映射xi→yi ∀i，其中{xi，yi}是一个输入/输出对，称为训练样例。多层感知器是一种人工神经网络，其神经元在多层中排列，神经元将前一层的所有神经元的输出作为输入。在数学上，全连接网络的第l层中nth神经元的输出al，n计算如下：其中wl，n，s是与第l层中nth神经元的输入相连的sth突触的权重，bl，n是偏置...

2018-11-11 22:01:08 3529 1

原创 FINN（一）简介一种快速，可扩展的二值化神经网络框架

摘要：研究表明，卷积神经网络具有明显的冗余，即使权重和激活从浮点减少到二进制值，也可以获得高分类精度。在本文中，我们介绍了FINN，一个使用灵活的异构流体系结构构建快速和灵活的FPGA加速器的框架。通过利用一组新的优化功能，可以实现二值化神经网络到硬件的高效映射，我们实现了完全连接，卷积和池化层，每层计算资源可以根据用户提供的吞吐量要求进行调整。在aZC706嵌入式FPGA平台上，系统功耗低于2...

2018-11-11 12:37:02 4066 1

原创 xilinx PYNQ PS与PL的接口说明

PS/PL InterfacesZynq在PS和PL之间有9个AXI接口。在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器。有四个pynq类用于管理Zynq PS（包括PS DRAM）和PL接口之间的数据移动。1.GPIO - 通...

2018-11-09 11:15:36 5315 1

原创 overlay的设计

overlay由两个主要部分组成; PL设计（比特流）和项目框图Tcl文件（the PL design (bitstream) and the project block diagram Tcl file.）。 overlay设计是硬件工程师的专业任务。本节假定读者具有数字设计，构建Zynq系统和Vivado设计工具的一些经验。PL DesignXilinx®Vivado软件用于创建Zynq...

2018-11-08 21:58:44 1205

原创 Overlay在PYNQ 2.0中的变化以及如何有效地使用它

本笔记概述了Overlay类在PYNQ 2.0中的变化以及如何有效地使用它。重新设计的Overlay类有三个主要的设计目标1.允许覆盖用户以一致的方式找出覆盖内的内容2.为新硬件设计的开发人员提供一种简单的方法来测试新IP3.促进Overlays之间IP的重用本教程主要用于演示最后两点，介绍与新IP交互的过程，开发驱动程序，最后从多个IP块构建更复杂的系统。所有代码和框图都可以在[ht...

2018-11-08 20:57:55 3177

原创 xilinx的overlay选择指南

该目录包含各种硬件覆盖，用于加速不同平台上的神经网络。背景FPGA（现场可编程门阵列）是半导体器件，通过设计实现具有可编程互连的逻辑块阵列。与“硬化”设备（即CPU / GPU）不同，FPGA可以编程为实现用户所需的特定硬件设计。在设计硬件系统之后，必须使用二进制文件对FPGA进行编程。此过程通常称为配置。此外，在具有固定功能和动态功能的用例中，可以部分地重新配置FPGA。在数据中心环境中，F...

2018-11-08 14:53:51 1576 1

转载 CNN在ZYNQ上的实现

ZYNQ简介ZYNQ系列是Xilinx推出的高端嵌入式SoC，其在片上集成了ARM处理器和FPGA。ZYNQ与传统的嵌入式CPU相比，具有强大的并行处理能力。开发人员利用FPGA强大的并行处理能力，不仅可以解决多种不同信号处理应用中的大量数据处理问题，而且还能通过加入更多外设来扩展处理系统的功能。ZYNQ通过引入最新的高速AXI-4总线，可轻松实现外设的扩展与高速互访。ZYNQ SoC十分适用...

2018-11-06 21:01:20 7624 4