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RSS订阅原创 vivado仿真中关于TestBench的作用与撰写
在vivado中需要进行仿真时，仅仅有HDL描述不够，还需要对其生成一个激励源，还有时钟时序复位信号这些，这些需要写到TestBench中。具体TestBench的作用与如何添加Simulation Source文件参考链接。
2023-06-12 21:09:38
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原创 vivado报错syntax error near )
新手初学verilog hdl，一开始的设置input output 就在报错，后来发现在module内进行变量声明时注意两点：一是每行结尾用，而非；二是最后一行声明的结尾什么都不加，逗号也不加。
2023-06-12 20:18:22
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空空如也
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