新手初学verilog hdl,一开始的设置input output 就在报错,后来发现在module内进行变量声明时注意两点:一是每行结尾用,而非; 二是最后一行声明的结尾什么都不加,逗号也不加
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最新推荐文章于 2024-04-15 08:05:12 发布
新手初学verilog hdl,一开始的设置input output 就在报错,后来发现在module内进行变量声明时注意两点:一是每行结尾用,而非; 二是最后一行声明的结尾什么都不加,逗号也不加