agwzh的博客

原创 2021-08-21

** UVM 中checker的小技巧与抓信号的方法** 第一次搭建uvm环境，是对于同步FIFO的设计实现与搭建验证平台。在验证的过程中被checker的一个问题困扰了很久才解决，那就是当dut送过来的数据包和monitor送过来的数据包在每个信号上升沿比较都是不准确的。 现象： 在时钟上升沿，dut送来的信号wr_full， rd_empty和rd_data，都是时钟上升沿之前的值，但是checker中的reference model送过来的值是立刻生效的，不会像dut一样有时间延迟，典型的组合逻辑电路