2021-08-21

UVM 中checker的小技巧与抓信号的方法

UVM 中checker的小技巧与抓信号的方法**

第一次搭建uvm环境，是对于同步FIFO的设计实现与搭建验证平台。在验证的过程中被checker的一个问题困扰了很久才解决，那就是当dut送过来的数据包和monitor送过来的数据包在每个信号上升沿比较都是不准确的。
现象：
在时钟上升沿，dut送来的信号wr_full， rd_empty和rd_data，都是时钟上升沿之前的值，但是checker中的reference model送过来的值是立刻生效的，不会像dut一样有时间延迟，典型的组合逻辑电路模拟时序电路，比如往fifo写入一个数值a，rm中写入之后empty信号会立刻拉低，但是由于dut中需要一个cycle之后才能写入FIFO中，所以empty信号在一个时钟周期之后才会拉低，这样造成的后果就是在每个上升沿送过来的数据包都是匹配不上的。

解决方法：
换个角度，可以不用每个时钟周期都对比，仅仅比较数据的正确性就ok了，例如读出的data为1，2，3，4，可以不用去理会什么时刻的数据，把dut的数据包送到checker的时候用队列进行缓存，同时对rm过来的数据也用队列进行缓存。这样可以比较两个队列中的数据是否匹配来达到验证数据的正确性了。

小tips：有时候不需要进行monitor各种数据包通过tlm端口进行输送，太麻烦了，可以直接在checke中暴力拉取dut的所有输入输出数据的信息，同时rm直接输出之后的数据进行比较就ok了。