allen_1iu-CSDN博客

原创 lattice的逻辑分析仪的使用

1、用reveal inserter添加.rvl的逻辑分析核，没有什么特别的，TE的expression指向TU就可以了，可以设置多个条件； 2、生成配置文件配置fpga； 3、配置reveal analyzer生成.rva抓取波形就可以了。调试了几天，reveal analyzer抓取波形时老是提示时钟过慢或者没有，注意几点。reveal analyzer在配置完f

2017-07-21 15:35:59 4337 2

原创 vivado下将rtl模块做成网表加入工程使用

在fpga开发过程中，往往是模块化的分工合作，大家做好自己的模块再统一添加到顶层。 rtl代码是透明，当你不想公开自己的代码而只想提供一个黑盒子时，就需要想别的办法。 xilinx vivado提供IP封装的功能，但是不能提供加密，所以可行的办法是提供网表来供顶层使用。模块的网标生成需要注意三个问题： 1、将模块作为顶层综合时，端口会被工具认作是I/O而添加IO BUF

2017-03-14 10:38:16 8558 2

原创开始用博客记录工作中解决的问题。

开始用博客记录工作中解决的问题。

2017-03-14 09:12:35 224

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

原创 lattice的逻辑分析仪的使用

原创 vivado下将rtl模块做成网表加入工程使用

原创 开始用博客记录工作中解决的问题。

空空如也

空空如也

原创开始用博客记录工作中解决的问题。