(#号对 makefile 进行注释)
1 C文件包含的头文件修改了,但C文件不重新编译
解决方法
【Linux + Makefile】Makefile的高阶用法:解决C文件包含的头文件修改了,但C文件不重新编译的问题
https://blog.csdn.net/szullc/article/details/85038875
2 编译文件的原因是文件更新了!
我们平时修改了文件,文件就更新了,就可以重新make了。
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3 Makefile特性
1 makefile 的作用提高编译效率
2 makefile 可以确定 哪些文件时新更新的,通过不编译老文件,提高效率
3 当头文件被改变,所有依赖它的源文件都会被重新编译 (想要用 makefile 实现的效果)
4 makefile 规则
test :main.c sub.c sub.h 1冒号前面的是生成文件 2冒号后面是依赖文件 3当检测到生成文件没有依赖文件新 4就执行下面的命令
gcc -o test main.c
5 如何实现全部编译
%.o : %c
gcc -c -o $@ $<
表示所有的 .o 根据 .c 文件生成
$@表示目标文件 $<表示第一个文件,因为都是 1对1生成的。
6 下面的 Makefile 不支持子目录下的
(注意 # 为注释)
#为啥不会直接生成objs 然后结束,大概是因为冒号后面有 =吧
objs := main.o sub.o
test : $(objs)
gcc -o test $^
# 需要判断是否存在依赖文件
# .main.o.d .sub.o.d
dep_files := $(foreach f, $(objs), .$(f).d)
#把 objs 的每一个值赋给 f,改为 .$(f).d 这个形式
dep_files := $(wildcard $(dep_files))
# 通过wildcard 判断后面的值是否存在
# 把依赖文件包含进来
ifneq ($(dep_files),)
include $(dep_files)
endif
%.o : %.c
gcc -Wp,-MD,.$@.d -c -o $@ $<
# :gcc -c 只编译不链接 -o 指定生成的文件
#通过上面的语句,生成依赖文件 -Wp,-MD,.$@.d
clean:
rm *.o test -f
distclean:
rm $(dep_files) *.o test -f
7 如果不想显示执行了哪些命令可以
在命令前加一个 @ 如下
makefile 符号 使用小结
test : $(objs)
@gcc -o test $^
8 Makfie 默认规则
每个子目录里面的 Makfie 都有要编译的文件
摘抄*****
在Makefile中我们经常看到 = := ?= +=这几个赋值运算符,那么他们有什么区别呢?我们来做个简单的实验
1 mafefile 如何赋值
2 make 如何进行判断
新建一个Makefile,内容为:
ifdef DEFINE_VRE
VRE = “Hello World!”
else
endif
ifeq ($(OPT),define)
VRE ?= “Hello World! First!”
endif
ifeq ($(OPT),add)
VRE += “Kelly!”
endif
ifeq ($(OPT),recover)
VRE := “Hello World! Again!”
endif
all:
@echo $(VRE)
敲入以下make命令:
make DEFINE_VRE=true OPT=define 输出:Hello World!
make DEFINE_VRE=true OPT=add 输出:Hello World! Kelly!
make DEFINE_VRE=true OPT=recover 输出:Hello World! Again!
make DEFINE_VRE= OPT=define 输出:Hello World! First!
make DEFINE_VRE= OPT=add 输出:Kelly!
make DEFINE_VRE= OPT=recover 输出:Hello World! Again!
从上面的结果中我们可以清楚的看到他们的区别了
= 是最基本的赋值
:= 是覆盖之前的值
?= 是如果没有被赋值过就赋予等号后面的值
+= 是添加等号后面的值
之前一直纠结makefile中“=”和“:=”的区别到底有什么区别,因为给变量赋值时,两个符号都在使用。网上搜了一下,有人给出了解答,但是本人愚钝,看不懂什么意思。几寻无果之下,也就放下了。今天看一篇博客,无意中发现作者对于这个问题做了很好的解答。解决问题之余不免感叹,有时候给个例子不就清楚了吗?为什么非要说得那么学术呢。^_^
1、“=”
make会将整个makefile展开后,再决定变量的值。也就是说,变量的值将会是整个makefile中最后被指定的值。看例子:
x = foo
y = $(x) bar
x = xyz
在上例中,y的值将会是 xyz bar ,而不是 foo bar 。
2、“:=”
“:=”表示变量的值决定于它在makefile中的位置,而不是整个makefile展开后的最终值。
x := foo
y := $(x) bar
x := xyz
在上例中,y的值将会是 foo bar ,而不是 xyz bar 了。