aoan4171-CSDN博客

转载 verilog的testbench中#time的单位是纳秒~

verilog的testbench中#time的单位是纳秒~看下面这段代码 // Wait 100 ns for global reset to finish #100;转载于:https://www.cnblogs.com/wenhaoele/p/5193013.html

2016-02-16 15:56:00 784

转载双向数据若不用来输出,而作为输入时,则应该置为高阻状态~

来源于特权同学sp6ex15的sram_controller.v assign sram_data = sdlink ? sramwr_data : 8'hzz;数据总线的结构相当于一个三态门哦 sdlink相当于在控制这个三态门转载于:https://www.cnblogs.com/wenhaoele/p/5190974.html...

2016-02-15 17:30:00 215

转载和C语言的不同之处？

if...else 之间的多条语句不用大括号而用begin...end转载于:https://www.cnblogs.com/wenhaoele/p/5183297.html

2016-02-05 16:27:00 120

转载为什么一般输入是wire类型,而输出是reg类型？

在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。为什么在verilog中要定义wire?有几种情况变量需要定义成wire。第一。as...

2016-02-05 14:37:00 4984

转载关于Xilinx的FPGA的时钟的详细介绍

http://wenku.baidu.com/link?url=YSPIbovlxzJCYnSXwkTW5wJ9W_mhGt8k5LyWsr38lYPp8MOW6ZP2kT7LTe9ZcmWiifuJia3i3aTvNQCckvmLtPzIJDjaWmirPqNRJXej8Wm转载于:https://www.cnblogs.com/wenhaoele/p/5183113.html...

2016-02-05 14:20:00 273

转载 verilog约束文件详解

ISE 约束文件的基本操作1．约束文件的概念FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。本节主要介绍UCF文件的使用方法。UCF文...

2016-02-05 12:41:00 4156

转载 verilog中巧妙的写法(并不是算法上的巧妙写法)

在verilog中,循环移位操作应该这样进行led <= {led[6:0],led[7]}; //循环移位操作转载于:https://www.cnblogs.com/wenhaoele/p/5183017.html

2016-02-05 12:24:00 217

转载基本testbench写法

请移步链接http://blog.csdn.net/glowu/article/details/7516071查看转载于:https://www.cnblogs.com/wenhaoele/p/5181471.html

2016-02-04 14:03:00 81

aoan4171的博客