Verilog HDL实验-1
一、实验目的:练习Quartus II和Modelsim软件的使用。二、完成课本例题4.8(BCD码加法器),进行综合和仿真(包括功能仿真和时序仿真),查看仿真结果,将Verilog代码和仿真波形图整理入实验报告。//add4_bcd.vmodule add4_bcd(cout,sum,ina,inb,cin);input cin; input[3:0] ina,inb;output[3:0] sum; reg[3:0] sum;output cout; reg cout;reg[4:0]
原创
2021-09-17 21:38:15 ·
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