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RSS订阅转载 AD9680的DDC模式下的调试
条件：1G采样率下，采样750M中心频率的信号，将其下变频，1/4 fs DDC mode;问题：I路有数据，Q路一直为0；解决方法：改变寄存器0x300（负责DDC同步）的配置顺序，将其放在DDC配置相关寄存器的最后；原因：相关寄存器配置：assign confi_data[0] = 24'h0000_81; //接口配置_A，MS...
2019-09-02 21:46:00
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转载 Jesd204b调试理解
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求；优点：JESD204B接口相对于LVDS的优势包括：数据接口布线所需电路板空间更少，以及转换器和逻辑器件的封装更小 ；支持多...
2019-09-02 21:22:00
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转载 关于时序设计和异步设计的描述
同步逻辑和异步逻辑的区别同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系同步电路和异步电路区别同步电路有统一的时钟源，经过PLL分频后的时钟驱动的模块，因为是一个统一的时钟源驱动，所以还是同步电路。异步电路没有统一的时钟源异步电路设计电路简单，硬件开销较低；同步电路设计电路消耗更多硬件资源，但大大提高性能，同时方便对其进行静态时序分析。大规模集成电路基本...
2019-08-02 16:44:00
809
空空如也
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