FPGA中遇到的小问题
请叫我小怪物
努力用不为过,一只努力的汪
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Verilog中的参数例化和重定义
.v文件中的parameter参数例化方式//定义参数的方式module exam_prj #(parameter WIDTH=8) //端口内的参数只能在这使用 ( input [WIDTH-1:0] dataa,//[WIDTH-1:0] input [WIDTH-1:0] datab, output reg [WIDTH原创 2016-08-09 10:57:15 · 16533 阅读 · 0 评论 -
异步信号同步和边沿检测
异步信号的同步化异步信号同步化的目的就是在于消除可能存在的亚稳态至于什么是异步信号同步化,请自行google…这里直接通过两级寄存器对异步信号处理实现同步化 reg rx_1,rx_2; always@(posedge clk or negedge rst_n) if(!rst_n)begin rx_1 <= 1'b0; rx_2 <= 1'b0原创 2016-08-09 14:44:08 · 5643 阅读 · 0 评论 -
重定义在ModelSim仿真中的便捷实用
前提良好的代码风格习惯,极大地增加了调试效率部分代码段 RS232_TX文件module RS232_TX( //input.... //output .... ); parameter Baud_MAX = 16'd5207; parameter Start = 1'b0; par原创 2016-08-12 16:24:50 · 817 阅读 · 0 评论