Memory_Space-CSDN博客

原创 grep、sed、awk学习笔记

awk -v FS=":" '{print $1,$NF}' aaat.txt #以冒号为分隔符打印第一列和最后一列，注意 -v的#作用是把变量FS的值改变了。awk -F ":" -v OFS=“------” '{print $1,$NF}' aaat.txt #打印第一列和第二列，读入数据时。awk 'NR==5{print $0}' aaa.txt #print $0 打印每一行信息，NR==5，只取第5行。-n ：取消默认sed的输出，常与sed内置命令p一起使用。

2023-03-11 13:45:24 121

原创 VCS学习（1）——two-step flow 和three-step flow

Analysis：verilog和vhdl的命令不同。

2023-02-25 11:34:40 331

原创噪声容限概念

逻辑电平1和0是对某一电平值的抽象。然而实际中，我们会根据不同的逻辑电平给出一定的电压范围，例3.5 ~5 V之间的电平值都可以被认为代表的是逻辑1，而在0~1.5v之间的电平都可以认为代表的是逻辑0。当一个信号叠加了噪声后，其电平会发生变化，但是叠加多少噪声后器逻辑值会发生变化？逻辑值不会发生变化时，电路所能容忍的最大噪声值就是噪声容限。噪声容限有两种类型：低电平噪声容限和高电平噪声容限。高电平噪声容限 = 最小输出高电平电压-最小输入高电平电压 = VIL(max) - VOL(max)低电

2022-03-19 16:26:04 3720 1

原创 Verilog系统任务

$finish：在进行电路仿真时，如果遇到$finish，仿真器完成仿真并退出。$stop：当遇到$stop时，仿真器停止仿真，但不退出，它同时提供一个命令提示符，在命令提示符后面输入“.”, 则仿真过程继续进行$display：显示调试信息、错误或异常情况。$monitor：仅当$monitor监视的信号发生变化时才在屏幕上显示它的信号数值。$time：返回仿真器当前仿真时间$realtime：以实数的方式返回当前仿真时间，包含小数部分$random：每次调用$random任务，它

2022-03-19 15:58:43 1038