python第三天-修改添加和删除元素!

bicycle = ['trek','cannondale','redline','spcialized']
print(bicycle)

输出结果
[‘trek’, ‘cannondale’, ‘redline’, ‘spcialized’]
这显然不是我们想要输出的

print(bicycle[0])

结果
trek

这里有一点就是python的索引是从0开始不是不从1开始
通过索引最后一个元素可以到-1

# _*_coding:utf-8 _#_
# 开发团队: 王逸学长
# 开发人员: Administrator
# 开发时间: 2019/9/29 002920:10
# 文件名称: bicycle.py.py
# 开发工具: PyCharm
bicycle = ['trek','cannondale','redline','spcialized']
# print(bicycle)
# print(bicycle[0])
# print(bicycle[0].title()) #这个只是把处输出的第一个大写而以
# print(bicycle[-1]) #输出最后一个
# message = "my first bicycle was a " + bicycle[0].title() + "."
# print(message)
#修改添加和删除元素
#在列表中添加元素
# bicycle.append('duacati')
# print(bicycle)
#在指定位置上插入元素
# bicycle.insert(0,'minghui')
# print(bicycle)
#删除元素
# del bicycle[1]
# print(bicycle)
#把某个数弹出给其他
# test = bicycle.pop() #这里可以指定任意一个
# print(test)
#根据值删除元素
# print(bicycle)
# bicycle.remove('spcialized')
# print(bicycle)
#使用sort进行永久性排序
car = ['bmw','audi','toyota','subaru']
car.sort()

print(car)
#用相反的顺序进行排列
car.sort(reverse=True)
print(car)

#使用sorted进行临时排序
car_sort =  sorted(car)

print(car_sort)
print(car)
#翻转排列顺序
car.reverse()
print(car)
#确定长度
legth = len(car)
print(legth)


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verilog_parser是一个Python中用于解析Verilog代码的第三方库,它可以将Verilog代码解析为Python中的抽象语法树(AST),通过对AST进行遍历和操作,可以实现对Verilog代码的分析和处理。下面是verilog_parser的详细使用方法。 1. 安装verilog_parser verilog_parser可以通过pip安装: ``` pip install verilog-parser ``` 2. 导入verilog_parser 在Python代码中导入verilog_parser库: ```python from verilog_parser import parse ``` 3. 解析Verilog代码 使用parse函数可以解析Verilog代码,返回一个AST对象。可以将Verilog代码存储在一个字符串中,然后调用parse函数: ```python with open('example.v', 'r') as f: code = f.read() ast = parse(code) ``` 也可以直接传入Verilog代码字符串: ```python code = ''' module example(input a, output b); assign b = ~a; endmodule ''' ast = parse(code) ``` 4. 遍历AST 得到AST对象后,可以对其进行遍历和操作。AST对象中包含了Verilog代码的所有元素,包括模块定义、端口定义、信号定义、表达式等等。可以通过遍历AST对象的属性和子节点,获取Verilog代码的各个部分。 下面是一个简单的示例,遍历AST对象并输出模块名称和端口信息: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': print(f'Module name: {module.name}') for port in module.ports.ports: print(f'Port name: {port.name}, direction: {port.direction}') ``` 5. 获取AST节点信息 AST节点对象包含了Verilog代码的一个部分,例如模块定义、端口定义、信号定义等等。可以通过访问节点对象的属性和方法,获取节点的各种信息。 以模块定义为例,模块定义节点对象有以下属性: - name:模块名称 - ports:端口定义节点对象 - items:模块内部定义的信号和行为节点对象 可以通过访问这些属性,获取模块定义的各种信息: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': print(f'Module name: {module.name}') for port in module.ports.ports: print(f'Port name: {port.name}, direction: {port.direction}') for item in module.items: if item.__class__.__name__ == 'Instance': print(f'Instance name: {item.name}, module: {item.module}') elif item.__class__.__name__ == 'SignalDef': print(f'Signal name: {item.name}, type: {item.type}') ``` 6. 操作AST节点 可以对AST节点进行各种操作,例如修改节点属性、添加新的节点、删除节点等等。需要注意的是,修改AST节点可能会导致Verilog代码的语义出现问题,因此在操作AST节点时需要谨慎。 以修改模块名称为例,可以将模块名称修改为新名称: ```python for module in ast.description.definitions: if module.__class__.__name__ == 'ModuleDef': module.name = 'new_module_name' ``` 7. 生成Verilog代码 verilog_parser还支持将AST对象转换为Verilog代码字符串。可以调用AST对象的to_verilog方法,将AST对象转换为Verilog代码字符串: ```python verilog_code = ast.to_verilog() ```

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